劉建松，林鵬榮，黃穎卓，練濱浩

(北京微電子技術(shù)研究所，北京 100076)

隨著電子技術(shù)不斷進(jìn)步，傳統(tǒng)的單片集成技術(shù)已經(jīng)難以滿足集成電路小型化、集成化、多功能及低功耗的要求[1]。于此同時，半導(dǎo)體工藝已經(jīng)逐漸逼近物理極限，僅僅依靠工藝進(jìn)步繼續(xù)滿足“摩爾定律”已難以為繼[2]。

2.5D多芯片集成封裝是一種立體封裝技術(shù)，即將包括處理器、存儲器等多種芯片集成到一個封裝中，實(shí)現(xiàn)一個完整的功能模塊[3]。其中TSV(Through Silicon Via，TSV)技術(shù)是實(shí)現(xiàn)2.5D多芯片封裝的重要技術(shù)，通過TSV技術(shù)可以實(shí)現(xiàn)同質(zhì)或異質(zhì)芯片間的集成與數(shù)據(jù)傳輸，能夠大幅提升器件性能，并同時大幅提高單顆器件集成度，已成為維系“摩爾定律”的重要引擎技術(shù)[4]。

硅轉(zhuǎn)接板TSV的結(jié)構(gòu)復(fù)雜，包含Si基、Cu金屬填充和SiO2絕緣層等等，在應(yīng)用環(huán)境中會承受惡劣的環(huán)境載荷，因此TSV的直徑、節(jié)距以及絕緣層的厚度等結(jié)構(gòu)參數(shù)對硅轉(zhuǎn)接板的可靠性影響非常重要。國內(nèi)TSV工藝剛剛起步，相關(guān)結(jié)構(gòu)參數(shù)對結(jié)構(gòu)可靠性的影響尚不明確[5]。通過工藝試驗(yàn)進(jìn)行評估所需要的時間周期長且難以精確定位失效部位，因此本文采用仿真實(shí)驗(yàn)探究上述結(jié)構(gòu)參數(shù)對硅轉(zhuǎn)接板中TSV結(jié)構(gòu)可靠性的影響，以期為2.5D封裝結(jié)構(gòu)的設(shè)計(jì)提供參考和依據(jù)[6]。

1 模型建立

現(xiàn)有研究多進(jìn)行單個TSV結(jié)構(gòu)的仿真而忽略了其他結(jié)構(gòu)對TSV的影響[7]。為了能準(zhǔn)確仿真TSV結(jié)構(gòu)的特性，本文通過建立整體模型來盡量真實(shí)模擬實(shí)際情況[8]。

1.1 整體模型的建立

以實(shí)際產(chǎn)品為原型建立2.5D封裝器件的模型，包括基板、硅轉(zhuǎn)接板、芯片、微凸點(diǎn)、C4凸點(diǎn)和底填充膠等結(jié)構(gòu)[9]。

模型中微凸點(diǎn)和C4凸點(diǎn)的材料分別為Sn63Pb37和Pb90Sn10[10]，基板材料采用Al2O3陶瓷。封裝各結(jié)構(gòu)的詳細(xì)規(guī)格如表1所示[11]。

表1 2.5D封裝模型的結(jié)構(gòu)尺寸

本文認(rèn)為硅芯片、陶瓷基板、TSV等是各向同性、均勻的材料。它們的幾項(xiàng)基本材料特性參數(shù)如表2所示[12]。

表2 模型中材料的彈性力學(xué)性能

1.2 邊界條件設(shè)定

如圖2所示，將模型簡化成1/4結(jié)構(gòu)以減小計(jì)算量，為了保證收斂需要施加足夠的邊界條件[12]：(1)將基板底面的正中心，即1/4模型基板底部的對稱中心點(diǎn)，設(shè)置為固定點(diǎn)。該點(diǎn)在X、Y、Z方向的自由度為0；(2)為了加快模型的收斂速度，將基板底面在Z方向的自由度設(shè)置為0，其他方向的自由度不做限定；(3)選取YZ、ZX兩平面作為對稱面，所有結(jié)構(gòu)關(guān)于這兩個面對稱[12]。

1.3 施加載荷

為了模擬2.5D器件嚴(yán)苛的工作環(huán)境，對器件施加GJB 548B中的溫度循環(huán)C條件，即溫度范圍-65～150 ℃，高低溫保持時間至少10 min，高低溫溫度轉(zhuǎn)換時間小于60 s[13]，具體溫循條件如圖3所示。

2 模型簡化

為了提高求解效率和求解精度，需要對整體模型中不需要關(guān)注的細(xì)微結(jié)構(gòu)進(jìn)行簡化，將關(guān)注度集中在需要研究的部位[14]。

2.1 模型的簡化

由于本文只關(guān)注轉(zhuǎn)接板內(nèi)硅通孔的可靠性，其他不影響硅轉(zhuǎn)接板的仿真精度的結(jié)構(gòu)可適當(dāng)簡化，以節(jié)省資源對關(guān)鍵部位進(jìn)行更精細(xì)的仿真[15]。

整體模型中，存在數(shù)量眾多的微凸點(diǎn)和C4凸點(diǎn)。在對模型進(jìn)行網(wǎng)格劃分后，這些結(jié)構(gòu)會生成較大規(guī)模的網(wǎng)格，從而影響求解效率和精度。這些凸點(diǎn)被底填充膠包裹，從體積的量級來說，底填充膠的體積要遠(yuǎn)大于凸點(diǎn)的體積，因此猜想凸點(diǎn)和底填充的復(fù)合結(jié)構(gòu)會總體表現(xiàn)出底填充膠的性能。

根據(jù)以上猜想對模型進(jìn)行簡化，如圖4所示。原本微凸點(diǎn)+底填充膠和C4凸點(diǎn)+底填充膠的結(jié)構(gòu)都簡化為底填充膠。

2.2 模型簡化的誤差分析

對模型進(jìn)行簡化后，需要驗(yàn)證簡化的合理性。根據(jù)研究，TSV附近的應(yīng)力應(yīng)變情況除了與本身的熱失配有關(guān)外，還受到硅轉(zhuǎn)接板變形的影響，而硅轉(zhuǎn)接板的變形主要由其上下的結(jié)構(gòu)導(dǎo)致。因此，文中的模型簡化方法對硅轉(zhuǎn)接板的影響，可通過分析簡化前后硅轉(zhuǎn)接板的變形差異來量化。

對2.5D模型簡化前后硅轉(zhuǎn)接板上下面的對角線上的形變進(jìn)行了提取，結(jié)果如圖5所示。

采用擬合度來量化簡化前后的差異，思路是對比轉(zhuǎn)接板對角線上同一位置在簡化前后仿真得到的位移，具體公式如式(1)和式(2)所示

(1)

(2)

3 仿真結(jié)果分析

首先對單個TSV結(jié)構(gòu)進(jìn)行了應(yīng)力應(yīng)變的分析，明確了TSV結(jié)構(gòu)的應(yīng)力集中部位，并探究了應(yīng)力集中的原因。之后進(jìn)一步研究了銅柱直徑、絕緣層厚度等結(jié)構(gòu)參數(shù)對TSV應(yīng)力集中的影響[16]。

3.1 TSV的應(yīng)力應(yīng)變分析

TSV中各結(jié)構(gòu)的熱膨脹系數(shù)不同，所以TSV會受到一定程度的剪切和拉伸。因此，應(yīng)力應(yīng)變呈多軸分布，所以應(yīng)該采用等效應(yīng)力(Mises Stress)來描述TSV的綜合應(yīng)力[12]。本文對TSV結(jié)構(gòu)進(jìn)行了溫度循環(huán)下的應(yīng)力應(yīng)變仿真，最低溫和最高溫的應(yīng)力應(yīng)變云圖如圖6和圖7所示。

由應(yīng)力結(jié)果可知，在TSV結(jié)構(gòu)上施加溫度載荷時，SiO2附近會集中較大的應(yīng)力。這是由于SiO2和填充銅以及Si的熱膨脹系數(shù)相差很大，SiO2絕緣層會限制填充銅和Si的收縮和膨脹，導(dǎo)致沿著界面上的熱應(yīng)力集中并且分布比較均勻。

由應(yīng)變結(jié)果可知，在TSV結(jié)構(gòu)上施加溫度載荷時，應(yīng)變主要集中在填充銅上下的鈍化層(Polyimide)中，與應(yīng)力集中的部位不一致。這是由于鈍化層的楊氏模量很小，雖然變形很大，但引起的應(yīng)力很??；而Cu和Si的楊氏模量較大，輕微的小變形就能導(dǎo)致很大的應(yīng)力集中。

3.2 銅柱直徑對結(jié)構(gòu)可靠性的影響

其他結(jié)構(gòu)參數(shù)保持不變，銅柱直徑分別取20～60 μm進(jìn)行2.5D轉(zhuǎn)接板的仿真。根據(jù)上文的分析經(jīng)驗(yàn)，將主要考慮溫度循環(huán)過程中出現(xiàn)最大應(yīng)力的高溫階段。仿真得出不同銅柱直徑下TSV在高溫階段的最大應(yīng)力，如圖8所示。

結(jié)果表明，隨著銅柱直徑的增加，TSV結(jié)構(gòu)的最大應(yīng)力逐漸增加。這是由于銅柱直徑越大，在整個結(jié)構(gòu)中銅的體積越大，在溫度循環(huán)中銅柱的變形越顯著，導(dǎo)致結(jié)構(gòu)中應(yīng)變相應(yīng)增大。如圖所示，銅柱直徑以10 μm的間隔增大，體積增大的比例越來越小，所以曲線中應(yīng)力遞增的速度逐漸放緩。

3.3 TSV絕緣層厚度對結(jié)構(gòu)可靠性的影響

其他結(jié)構(gòu)參數(shù)保持不變，SiO2厚度取1～4 μm進(jìn)行2.5D模型的仿真。圖9為不同SiO2厚度下TSV最大應(yīng)力的仿真結(jié)果。

結(jié)果顯示，隨著SiO2層厚度的增加，TSV結(jié)構(gòu)的最大應(yīng)力逐漸減小，SiO2層有助于改進(jìn)TSV結(jié)構(gòu)的可靠性。這是由于SiO2的楊氏模量較小，在整個結(jié)構(gòu)中相當(dāng)于緩沖層，其厚度越厚，緩沖作用越明顯，銅柱和Si基受到的應(yīng)力越小。

3.4 TSV節(jié)距對結(jié)構(gòu)可靠性的影響

其他結(jié)構(gòu)參數(shù)保持不變，TSV節(jié)距分別取40～70 μm進(jìn)行2.5D模型的仿真，如圖10是不同節(jié)距下TSV最大應(yīng)力的仿真結(jié)果。

結(jié)果顯示，隨著TSV節(jié)距的增加，結(jié)構(gòu)的最大應(yīng)力逐漸減??；當(dāng)節(jié)距超過一定值之后，應(yīng)力減小的程度放緩。這是由節(jié)距增加后，相鄰TSV導(dǎo)致Si基應(yīng)力應(yīng)變疊加效果減弱所引起的。

4 結(jié)束語

本文提出了一種復(fù)雜封裝模型簡化的方法，簡化后仿真結(jié)果的擬合度在0.95以上。本文分析了溫度循環(huán)條件下，TSV結(jié)構(gòu)的應(yīng)力應(yīng)變分布，又進(jìn)一步研究了關(guān)鍵結(jié)構(gòu)參數(shù)對TSV可靠性的影響。以上研究結(jié)果可為2.5D封裝結(jié)構(gòu)的設(shè)計(jì)和優(yōu)化提供參考，為2.5D器件的失效分析提供依據(jù)。