張博翰 陳建軍 梁 斌 羅 園 黃 俊 朱小娜

（國(guó)防科技大學(xué)計(jì)算機(jī)學(xué)院 長(zhǎng)沙 410000）

1 引言

根據(jù)美國(guó)國(guó)家半導(dǎo)體公司（National-Semiconductor）統(tǒng)計(jì)數(shù)據(jù)表明，集成電路失效產(chǎn)品中的37%是由靜電放電現(xiàn)象/過(guò)度電性應(yīng)力（Electrostatic-Discharge/Electrical-Over-Stress，ESD/EOS）所引起的［1］。ESD 是指兩個(gè)帶有不同電荷量的物體相互接觸時(shí)，電荷在兩個(gè)物體之間發(fā)生的電荷轉(zhuǎn)移現(xiàn)象。在集成電路領(lǐng)域，當(dāng)集成電路芯片的管腳與不同物體相互接觸并發(fā)生電荷轉(zhuǎn)移時(shí)，就會(huì)產(chǎn)生靜電放電電流。這種靜電放電電流遠(yuǎn)遠(yuǎn)大于集成電路芯片正常工作時(shí)所需要的電流，通常會(huì)高達(dá)幾安培到幾十安培并產(chǎn)生幾伏到幾十伏的靜電放電應(yīng)力，從而導(dǎo)致芯片內(nèi)部核心電路中的相關(guān)組件發(fā)生軟失效或硬失效，并引起芯片性能乃至整個(gè)系統(tǒng)性能的癱瘓［2～3］。

現(xiàn)如今，隨著集成電路技術(shù)的發(fā)展，CMOS 器件不斷突破“物理極限”，電子器件的速度越來(lái)越快，尺寸越來(lái)越小，抗ESD能力持續(xù)減弱，而同時(shí)電子器件的密集程度越來(lái)越高，這就使得ESD問(wèn)題在當(dāng)今的工業(yè)中變得更加重要。為了提供合理的ESD 防護(hù)性能，在ESD 防護(hù)技術(shù)中，ESD 防護(hù)電路必須包含抵抗瞬間放電電流的大型器件，比如高阻值的電阻、電容或者二極管等。結(jié)果ESD防護(hù)電路引入了大量的寄生電容，嚴(yán)重影響了高速I(mǎi)O 電路的速度，限制了帶寬。所以在保證ESD防護(hù)能力的條件下，同時(shí)使高速I(mǎi)O 電路具有高速度，寬帶寬，成為集成電路設(shè)計(jì)領(lǐng)域的關(guān)鍵性難點(diǎn)。

當(dāng)前集成電路領(lǐng)域已經(jīng)普遍認(rèn)識(shí)到靜電放電現(xiàn)象（ESD）對(duì)高速I(mǎi)O電路的設(shè)計(jì)有非常大的影響，各半導(dǎo)體公司和各高校都投入物力和人力來(lái)嘗試解決這一問(wèn)題。與國(guó)外相比，國(guó)內(nèi)在ESD防護(hù)方面的研究不夠深入，技術(shù)積累不足，同時(shí)國(guó)內(nèi)對(duì)于28nm 工藝的集成電路設(shè)計(jì)技術(shù)還不成熟，特別是對(duì)帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)的研究還比較缺乏。設(shè)計(jì)一款28nm 工藝下基于T_Coil 結(jié)構(gòu)的帶ESD防護(hù)器件的高速I(mǎi)O，既可以通過(guò)T_Coil結(jié)構(gòu)有效提高設(shè)計(jì)帶寬，又可以進(jìn)行納米技術(shù)下的集成電路的ESD防護(hù)器件的研究。因此研究28nm工藝下基于T_Coil 結(jié)構(gòu)的帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)具有較大的研究意義。

2 帶ESD防護(hù)器件的高速I(mǎi)O電路

與傳統(tǒng)電路相比，高速I(mǎi)O 電路具有速度高，密集程度高，對(duì)ESD應(yīng)力敏感的特點(diǎn)。這些特點(diǎn)使得高速I(mǎi)O 設(shè)計(jì)的ESD 保護(hù)電路必須滿足幾個(gè)更加困難的標(biāo)準(zhǔn)，即這些電路應(yīng)該滿足：1）盡管ESD 保護(hù)器件本身具有寄生電容，但仍能保證電路具有寬帶寬；2）占用面積是合理的小區(qū)域，這樣可以將數(shù)十或數(shù)百個(gè)這樣的器件集成在芯片上，而不會(huì)使布局和布線復(fù)雜化；3）在輸入端和輸出端具有良好的阻抗匹配，以避免破壞高速數(shù)據(jù)；4）表現(xiàn)出可忽略不計(jì)的中頻帶損失［4～7］。

本章回顧兩種以最小化ESD 寄生電容為目的的傳統(tǒng)高速I(mǎi)O 設(shè)計(jì)思路，結(jié)合高速I(mǎi)O 電路對(duì)ESD防護(hù)器件的要求，分析其優(yōu)缺點(diǎn)。然后介紹T_Coil結(jié)構(gòu)與之進(jìn)行比較。為了簡(jiǎn)化分析，約定ESD防護(hù)器件的等效電容CESD=1.2pF且負(fù)載電阻R=50Ω。

2.1 感應(yīng)峰值技術(shù)

感應(yīng)峰值技術(shù)在低噪聲領(lǐng)域有非常廣泛的應(yīng)用，它在只占用很小的面積的前提下，可以給電路提供非?？捎^的帶寬增益。這種特性使得感應(yīng)峰值技術(shù)很適合應(yīng)用在帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)。事實(shí)上，在帶寬應(yīng)用中，感應(yīng)峰值可與片上終端電阻一起使用，以擴(kuò)大整個(gè)電路的信號(hào)帶寬。圖1 展示了這種設(shè)計(jì)方案。雖然這種設(shè)計(jì)方案在超調(diào)可忽略不計(jì)的情況下將速度提高了近40%，但是感應(yīng)峰值技術(shù)的阻抗匹配性很差，很容易損壞高速數(shù)據(jù)［8］。

圖1 采用電感峰值技術(shù)設(shè)計(jì)的輸入電路

2.2 分布式ESD

分布式ESD，即解決阻抗匹配問(wèn)題的寬帶技術(shù)沿著傳輸線（T 線）分配ESD 保護(hù)器件，如圖2 所示［9］。

分布式ESD 結(jié)構(gòu)可以很好地滿足高速I(mǎi)O 對(duì)ESD 保護(hù)電路的特殊要求中的兩個(gè)，即較寬的帶寬和良好的阻抗匹配。然而，分布式ESD技術(shù)在信號(hào)損耗、ESD 總電容與分布式結(jié)構(gòu)的總面積之間存在嚴(yán)重的折衷。例如，對(duì)于CESD=1.2pF，傳輸線引入了大約6dB 的中頻帶損耗。并且，即使經(jīng)過(guò)多次折疊，傳輸線的長(zhǎng)線結(jié)構(gòu)也會(huì)導(dǎo)致其他信號(hào)的布局和布線出現(xiàn)問(wèn)題。此外，ESD 總電容的折衷會(huì)導(dǎo)致整個(gè)電路的電壓耐受力下降，即電路的ESD防護(hù)能力被降低。更為嚴(yán)重的是在實(shí)際生產(chǎn)中，傳輸線的串聯(lián)電阻可能不允許ESD 器件在不同的引腳之間均勻分布。結(jié)果，IO 焊盤(pán)附近的ESD 器件可能會(huì)首先斷開(kāi)，使得電路其他部分承載大電流并使電路損壞。也就是說(shuō)，分布式ESD結(jié)構(gòu)真正的ESD防護(hù)能力比預(yù)期要弱很多。

圖2 分布式ESD結(jié)構(gòu)［9］

2.3 T_Coil結(jié)構(gòu)

如圖3 所示，T_Coil 結(jié)構(gòu)由兩個(gè)具有相同的耦合系數(shù)k 的耦合電感器L1和L2以及橋接電容器CB組成。輸入端施加到端口A上，終端電阻RT連接到端口B上，負(fù)載電容CL連接到端口X上。

相比感應(yīng)峰值技術(shù)和分布式ESD，T_Coil 結(jié)構(gòu)提供了兩個(gè)在帶ESD 防護(hù)器件的高速I(mǎi)O 電路設(shè)計(jì)中非常有用的特性。首先，電路具有良好的阻抗匹配，如果設(shè)計(jì)得當(dāng)，電路會(huì)顯示純電阻輸入阻抗Zin=RT，而與頻率和負(fù)載電容CL的取值無(wú)關(guān)。這可以通過(guò)識(shí)別在低頻率下，耦合電感器L1和L2減少對(duì)終端電阻RT 的輸入或在高頻率下，橋接電容器CB在L1和L2導(dǎo)通時(shí)起到相同的作用來(lái)分析出來(lái)。

其次，T_Coil 結(jié)構(gòu)比感應(yīng)峰值技術(shù)更大程度地增強(qiáng)了IO 電路的帶寬。T_Coil 結(jié)構(gòu)的傳遞函數(shù)由式（1）給出：

圖3 T_Coil結(jié)構(gòu)［11］

對(duì)于k=1/2的均勻延遲，帶寬擴(kuò)大了2.72倍，比具有相同類(lèi)型相應(yīng)的感應(yīng)峰值技術(shù)提高了70%。此外，T_Coil結(jié)構(gòu)提供了非常適合部署ESD 防護(hù)器件的環(huán)境，其中ESD防護(hù)設(shè)備可以取代負(fù)載電容CL和終端電阻RT用作片上終端電阻器。這不會(huì)導(dǎo)致電路的布線和布局復(fù)雜化。

圖4 五種模型比較［11］

圖4 描述了三種網(wǎng)絡(luò)結(jié)構(gòu)的傳遞函數(shù)：一階RC 負(fù)載、具有理想或真實(shí)電感器模型的感應(yīng)峰值以及具有理想或真實(shí)T_Coil 結(jié)構(gòu)的T_Coil 模型。假設(shè)每個(gè)網(wǎng)絡(luò)結(jié)構(gòu)都是由理想的電流源驅(qū)動(dòng)，頻率歸一化為原始帶寬。可以看到T_Coil 結(jié)構(gòu)優(yōu)于感應(yīng)峰值，并且即使在理想情況下，T_Coil 也能達(dá)到50%的峰值。對(duì)于具有真實(shí)T_Coil 結(jié)構(gòu)的T_Coil模型，電路也顯示出高質(zhì)量的匹配。

3 電路設(shè)計(jì)

圖5 顯示的是基于T_Coil 結(jié)構(gòu)的帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)原理圖。為了實(shí)現(xiàn)8GHz 的預(yù)期帶寬，設(shè)計(jì)采用兩個(gè)T_Coil 結(jié)構(gòu)，使用差分結(jié)構(gòu)輸出，用來(lái)消除共模噪聲，其中L1和L2是耦合系數(shù)為k 的兩個(gè)完全相同的耦合電感器，CB是橋接電容器。輸入端施加到端口A上，終端電阻RT連接到端口B 上，負(fù)載電容CL連接到端口X 上，終端電阻設(shè)定為50Ω。其中ESD 防護(hù)器件取代負(fù)載電容作為終端電阻器，CESD表示的是ESD 防護(hù)器件的等效電容。

圖5 電路設(shè)計(jì)原理

3.1 電路設(shè)計(jì)

圖6 顯示的是本文完成的28nm 工藝下基于T_Coil 結(jié)構(gòu)的帶ESD 防護(hù)設(shè)備的高速I(mǎi)O 設(shè)計(jì)的電路整體設(shè)計(jì)，使用Cadence Virtuoso 軟件設(shè)計(jì)完成。圖6 的左半部分是整個(gè)電路的激勵(lì)信號(hào)部分，激勵(lì)信號(hào)部分分為上下兩個(gè)部分，上半部分電路的整體信號(hào)激勵(lì)，包括輸入電流激勵(lì)、全局電壓激勵(lì)以及兩個(gè)交流信號(hào)輸入激勵(lì)。下半部分是可變電阻陣列的控制信號(hào)，包含三個(gè)高電平和三個(gè)低電平信號(hào)。圖6 的右半部分是T_Coil 結(jié)構(gòu)模塊和ESD防護(hù)模塊。因?yàn)樵谠O(shè)計(jì)方案中ESD 防護(hù)器件與T_Coil 結(jié)構(gòu)中原有的負(fù)載電容CL一同構(gòu)成T_Coil結(jié)構(gòu)的負(fù)載部分，所以在設(shè)計(jì)方案中T_Coil結(jié)構(gòu)模塊和ESD 防護(hù)模塊封裝成頂層模塊。在前文中提到，T_Coil結(jié)構(gòu)在陰極射線管的高速接口芯片上有了廣泛的應(yīng)用，并且T_Coil結(jié)構(gòu)提供了非常適合部署ESD 防護(hù)器件的環(huán)境。所以在設(shè)計(jì)方案中我們采用T_Coil結(jié)構(gòu)來(lái)實(shí)現(xiàn)高速I(mǎi)O設(shè)計(jì)，在輸出端口X上掛ESD防護(hù)器件。

圖6 方案整體電路設(shè)計(jì)

圖7 T_Coil結(jié)構(gòu)模塊

圖7 顯示的是T_Coil 結(jié)構(gòu)模塊，模塊包含兩個(gè)T_Coil 結(jié)構(gòu)，為實(shí)現(xiàn)差分信號(hào)，兩個(gè)T_Coil 結(jié)構(gòu)的器件參數(shù)是完全等同的，電感器L5和L6用作T_Coil結(jié)構(gòu)的耦合電感器，輸出端連接到耦合電感器的中軸位置。終端電阻設(shè)計(jì)為可變電阻陣列，阻值為50Ω。電流輸入采用電流鏡結(jié)構(gòu)，將輸入電流放大120 倍。輸入信號(hào)的信號(hào)輸入負(fù)載為36 個(gè)NMOS管并聯(lián)在一起做放大管。ESD 防護(hù)器件是掛在輸出端的。如圖8 所示，ESD 防護(hù)器件采用反向二極管結(jié)構(gòu)，因?yàn)槎O管具有正向電流導(dǎo)通、反向電流阻斷的特點(diǎn)，ESD 產(chǎn)生的瞬間放電電流會(huì)擊穿二極管，從而保護(hù)集成電路芯片不被瞬間放電電流破壞。本文所采用的反向二極管技術(shù)可以達(dá)到2000V的抗ESD性能。

3.2 功能性能仿真

為了驗(yàn)證設(shè)計(jì)是否達(dá)到要求，使用ADE L（Analog Design Environment L，Spectre 的圖形界面版仿真工具）進(jìn)行功能性能仿真。首先檢測(cè)頻域表現(xiàn)，設(shè)定仿真溫度27℃，仿真模式為ac，掃描范圍1G～100G，仿真結(jié)果見(jiàn)圖9。如圖所示，頻域表現(xiàn)為一條曲線，平行部分為5dB，表明電路是正增益，在2dB 點(diǎn)看到電路表現(xiàn)出的帶寬是31.112GHz，比預(yù)期的8GHz 帶寬大很多。然后檢測(cè)時(shí)域表現(xiàn)，仿真時(shí)間為100ns，選取的仿真模式為moderate。圖10顯示時(shí)域的仿真結(jié)果，可以看到輸入信號(hào)完全對(duì)稱(chēng)，輸出信號(hào)比輸入信號(hào)的電壓值要高，仿真結(jié)果達(dá)到預(yù)期。

圖8 ESD防護(hù)電路

圖9 電路速率和增益仿真圖

圖10 時(shí)域表現(xiàn)圖

4 版圖設(shè)計(jì)

圖11 電路整體版圖設(shè)計(jì)

圖12 版圖的頻域仿真圖

版圖是在掩膜制造產(chǎn)品上實(shí)現(xiàn)電路功能且滿足電路消耗、性能等的物理實(shí)現(xiàn)，從版圖上可以減少工藝制造對(duì)電路的偏差，提高芯片的準(zhǔn)確性。圖11 顯示的是圖6 所對(duì)應(yīng)的版圖設(shè)計(jì)。使用ADE_L仿真工具對(duì)版圖進(jìn)行帶寄生參數(shù)的仿真，將版圖的寄生參數(shù)提取出來(lái)并轉(zhuǎn)成Calibre View 文件，完成準(zhǔn)備工作以后將帶有版圖寄生參數(shù)的Calibre View文件映射到電路圖中，然后進(jìn)行仿真。頻域表現(xiàn)見(jiàn)圖12，電路表現(xiàn)出的帶寬是19.221GHz，比電路設(shè)計(jì)差30%左右。時(shí)域表現(xiàn)見(jiàn)圖13，仿真結(jié)果符合預(yù)期。

圖13 時(shí)域表現(xiàn)圖

5 對(duì)比

與傳統(tǒng)技術(shù)相比，T_Coil 結(jié)構(gòu)可以在保證ESD防護(hù)能力的前提下很好的提高設(shè)計(jì)的帶寬。圖14展示的是采用傳統(tǒng)技術(shù)完成的高速I(mǎi)O 設(shè)計(jì)所達(dá)到的性能。為了便于比較，兩種設(shè)計(jì)方案的輸入激勵(lì)信號(hào)和ESD防護(hù)器件完全相同?？梢钥吹剑趥鹘y(tǒng)技術(shù)下，電路的帶寬為26.402GHz，與T_Coil結(jié)構(gòu)相比帶寬減少了15%。

圖14 時(shí)域表現(xiàn)圖

6 結(jié)語(yǔ)

本文對(duì)帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)進(jìn)行了研究，討論了高速I(mǎi)O 電路的特點(diǎn)和其對(duì)ESD 防護(hù)器件的特殊要求，回顧了兩種以最小化ESD寄生電容為目的的傳統(tǒng)技術(shù)。針對(duì)傳統(tǒng)技術(shù)存在的問(wèn)題，本文采用T_Coil 結(jié)構(gòu)設(shè)計(jì)高速I(mǎi)O，完成28nm 工藝下基于T_Coil 結(jié)構(gòu)的帶ESD 防護(hù)器件的高速I(mǎi)O 設(shè)計(jì)。使用Virtuoso 軟件完成了高速I(mǎi)O 的電路設(shè)計(jì)和版圖設(shè)計(jì)，使用ADE_L 仿真工具進(jìn)行功能性能仿真和帶寄生參數(shù)的仿真，電路圖帶寬為31.112GHz，版圖帶寬為19.221GHz，設(shè)計(jì)符合8GHz帶寬的預(yù)期。