劉曉陽(yáng) 陳文錄

（江蘇無(wú)錫35信箱，214083）

0 引言

隨著電子產(chǎn)品向小型化、高性能、高可靠等方向發(fā)展，系統(tǒng)集成度也日益提高。當(dāng)前的中央處理器（CPU）芯片封裝大都采用有機(jī)基板（載板）倒裝（FC）封裝形式，但隨著芯片尺寸不斷增大、凸點(diǎn)尺寸和節(jié)距的縮小導(dǎo)致熱膨脹系數(shù)（CTE）兼容性問(wèn)題無(wú)法避免，解決途徑有兩個(gè)方面：要么降低有機(jī)基板CTE以匹配芯片，要么采用緩沖層即通過(guò)轉(zhuǎn)接板或稱(chēng)內(nèi)插板（interposer）解決。降低有機(jī)基板的CTE是有局限的，因此利用轉(zhuǎn)接板作為緩沖層是較佳的解決途徑。采用硅通孔（TSV：Through Silicon Via）轉(zhuǎn)接板進(jìn)行的封裝稱(chēng)為2.5D封裝，2.5D封裝的TSV轉(zhuǎn)接板本身僅起互連作用，將有機(jī)基板與硅基TSV轉(zhuǎn)接板互連再與芯片互連的堆疊結(jié)構(gòu)稱(chēng)為2.5D封裝。采用TSV轉(zhuǎn)接板的2.5D封裝與2D封裝相比，有如下優(yōu)勢(shì)：

第一、轉(zhuǎn)接板與芯片都屬于硅基同質(zhì)集成，材料性能相容性好；

第二、轉(zhuǎn)接板通過(guò)再布線(xiàn)將芯片凸點(diǎn)節(jié)距放大，從而大大降低有機(jī)基板布線(xiàn)難度；

第三、轉(zhuǎn)接板在芯片和有機(jī)基板之間形成緩沖，減少因形變對(duì)芯片的損傷；

第四、轉(zhuǎn)接板的制造工藝與集成電路的再布線(xiàn)工藝兼容；

第五、硅基TSV轉(zhuǎn)接板的制造及2.5D封裝技術(shù)為實(shí)現(xiàn)3D集成奠定基礎(chǔ)。

由于實(shí)現(xiàn)CPU與存儲(chǔ)器3D集成仍然存在諸多技術(shù)瓶頸，采用TSV轉(zhuǎn)接板的2.5D封裝是實(shí)現(xiàn)3D集成封裝的過(guò)渡解決方案，目前成為國(guó)內(nèi)外研究焦點(diǎn)之一，TSV轉(zhuǎn)接板的典型結(jié)構(gòu)示意圖（如圖1）。

圖1 轉(zhuǎn)接板典型結(jié)構(gòu)示意圖

TSV轉(zhuǎn)接板結(jié)構(gòu)設(shè)計(jì)與其工藝設(shè)計(jì)關(guān)系密切，作為轉(zhuǎn)接板的TSV技術(shù)而言，與在有源器件上的Via First工藝類(lèi)似，采取先刻蝕孔，再填充金屬的工藝，本文所研究的金屬是銅。設(shè)計(jì)這種工藝路線(xiàn)的關(guān)鍵點(diǎn)在于TSV成孔時(shí)的孔深均性和電鍍均勻性控制，圖2所示為本文設(shè)計(jì)并優(yōu)化的典型TSV轉(zhuǎn)接板的制造工藝流程（如圖2）。

從圖2中可以看出在TSV轉(zhuǎn)接板的制造工藝中存在許多技術(shù)難題，包括：TSV形成、高深寬比孔電鍍、圓片減薄、化學(xué)機(jī)械拋光（CMP）、薄片拿持、布線(xiàn)層的制作等等[1][2]。

本文轉(zhuǎn)接板TSV孔徑小于50 μm，高度為200 μm，主要針對(duì)TSV成孔及其填充技術(shù)進(jìn)行研究。

1 TSV成孔及其填充工藝設(shè)計(jì)及解決路線(xiàn)

TSV深孔刻蝕、絕緣層沉積、擴(kuò)散阻擋層和種子層沉積、深孔電鍍填充及其表面平坦化工藝等均為T(mén)SV形成必要的過(guò)程，關(guān)鍵點(diǎn)在于高深寬比的深孔刻蝕及其填孔工藝，本文通過(guò)工藝優(yōu)化，要解決6：1以上深寬比的深孔刻蝕及其填孔工藝。解決方案如下：

（1）高深寬比TSV深孔刻蝕工藝：深反應(yīng)離子體刻蝕（DRIE）工藝和激光鉆孔均可以在硅襯底上制作深孔，本文采用優(yōu)化的Bosch刻蝕工藝，利用其刻蝕速率快、各向異性刻蝕深寬比高的特點(diǎn)，優(yōu)化刻蝕速率以獲得優(yōu)質(zhì)的TSV孔；

圖2 TSV轉(zhuǎn)接板工藝流程圖

（2）TSV側(cè)壁絕緣層制備工藝：由于硅襯底是半導(dǎo)體材料，所以必須在硅襯底與銅TSV之間制作絕緣層，TSV深孔內(nèi)的側(cè)壁絕緣層一般使用SiO2，與原位生長(zhǎng)的方法不同，為了獲得均一、致密的SiO2，本文采用PECVD（Plasma enhanced chemical vapor deposition等離子增強(qiáng)化學(xué)汽相沉積）的方法來(lái)獲得致密的絕緣層，保證絕緣的可靠；

（3）擴(kuò)散阻擋層、種子層沉積：為了阻擋銅離子向硅襯底中擴(kuò)散，需要沉積一層Ti作為阻擋層，再沉積一層銅作為種子層，為下一步電鍍填充通孔的進(jìn)行做準(zhǔn)備。沉積種子層的質(zhì)量，轉(zhuǎn)接影響電鍍填孔的質(zhì)量，特別是種子層的均勻性和覆蓋率，將直接影響填孔電鍍時(shí)的電流密度分布；

（4）TSV深孔電鍍填充工藝：為了均勻填充TSV深孔，需要采用由底向上（Bottom-up）的電鍍方法，而高深寬比的TSV深孔，電鍍藥液很難滲透到孔底部，更難以發(fā)生溶液交換從而形成良好填充，除了需要采用特殊的電鍍加速劑和抑制劑，還必須控制好電流、濃度、溫度等電鍍參數(shù)，須要隊(duì)所有因素、參數(shù)進(jìn)行一系列優(yōu)化匹配。借助仿真工具，將理論與實(shí)驗(yàn)進(jìn)行反復(fù)驗(yàn)證結(jié)合，從而得出優(yōu)化的電鍍參數(shù)；

（5）CMP（Chemical Mechanical Polishing）平坦化工藝：電鍍填孔過(guò)程中，襯底表面也會(huì)沉積上銅，這層銅必須去除掉，單純采用化學(xué)方法會(huì)使填孔的銅同時(shí)被除去，采用機(jī)械方法可能會(huì)損傷襯底，因此，采用化學(xué)和機(jī)械相結(jié)合的方法，將二者取長(zhǎng)補(bǔ)短。

2 TSV成孔及其填充制造工藝

TSV制造工藝與傳統(tǒng)的CMOS（Complementary Metal Oxide Semiconductor互補(bǔ)型金屬氧化半導(dǎo)體）、BJT（Bipolar Junction Transistor雙極結(jié)晶體管）等主流的半導(dǎo)體表面器件的制作工藝不完全兼容，需要對(duì)高深寬比的TSV刻蝕工藝、高臺(tái)階覆蓋率的絕緣層淀積工藝和粘附種子層沉積工藝、高深寬比TSV的無(wú)縫填充技術(shù)等進(jìn)行研究。

2.1 TSV蝕刻工藝

TSV刻蝕將形成高深寬比的盲孔結(jié)構(gòu)，其形貌、尺寸及側(cè)壁粗糙程度都將對(duì)后續(xù)工藝產(chǎn)生影響。當(dāng)前，業(yè)界采用Bosch工藝技術(shù)來(lái)獲得高深寬比的盲孔。本文基于2.5D轉(zhuǎn)接板對(duì)工藝集成的要求，對(duì)深硅刻蝕工藝進(jìn)行優(yōu)化和再開(kāi)發(fā)，研究了低成本、高質(zhì)量的TSV深硅刻蝕解決方案。

采用Bosch刻蝕工藝進(jìn)行TSV刻蝕，最終光刻和刻蝕的關(guān)鍵尺寸偏差1 μm以?xún)?nèi)，最高深寬比可以接近10：1。從圖3TSV孔的SEM圖片數(shù)據(jù)可以看出，樣品最高深寬比達(dá)到9：1，孔徑偏差控制在10%以?xún)?nèi)，而刻蝕的側(cè)壁棱線(xiàn)深度0.28 μm，刻蝕孔的深度整體均勻性很好（如圖3）。

圖3 利用Bosch刻蝕工藝完成的TSV形貌

Bosch刻蝕工藝?yán)肅4F8反應(yīng)產(chǎn)生聚合物進(jìn)行側(cè)壁保護(hù)，從而實(shí)現(xiàn)高深寬比的盲孔結(jié)構(gòu)，這些非揮發(fā)性的聚合物在保護(hù)側(cè)壁的同時(shí)也會(huì)做為刻蝕殘留物存在于晶圓表面和TSV孔內(nèi)。由于刻蝕反應(yīng)腔室內(nèi)環(huán)境復(fù)雜，刻蝕工藝時(shí)間長(zhǎng)，刻蝕過(guò)程產(chǎn)生的聚合物還可能和光刻膠混合，形成更為頑固的殘留物，隨著TSV深寬比的提高，對(duì)TSV清洗工藝提出了更加苛刻的要求。在TSV清洗工藝研究過(guò)程中，開(kāi)展了基于兆聲波工藝的高深寬比TSV清洗技術(shù)研究，利用高頻的兆聲波改善清洗藥液在TSV孔內(nèi)的濃度分布，并利用兆聲波能量對(duì)殘留物進(jìn)行物理清洗[3]。

本文所需6：1 TSV 刻蝕工藝刻蝕后貝殼狀鋸齒小于80nm，刻蝕后對(duì)TSV清洗工藝進(jìn)行優(yōu)化，調(diào)整兆聲波頻率、能力及溫度，清洗后未發(fā)現(xiàn)殘留物（如圖4）。

圖4 兆聲波清洗后TSV孔內(nèi)未見(jiàn)異常

2.2 絕緣層淀積

在導(dǎo)電材料填充之前，為了實(shí)現(xiàn)TSV與襯底的隔離，需要首先在側(cè)壁生長(zhǎng)絕緣層、擴(kuò)散阻擋層及粘附層等材料。絕緣層主要選擇氧化硅材料，可以使用原位熱氧化或者等離子增強(qiáng)化學(xué)汽相淀積（PECVD）等工藝制作，具體選擇需要根據(jù)基片的情況，看是否允許高溫工藝。熱氧化可以實(shí)現(xiàn)深孔的最好臺(tái)階覆蓋，但需要使用上千度的高溫，這在很多后道工藝中是不允許的。PECVD作為絕緣層淀積方式，但要實(shí)現(xiàn)高深寬比結(jié)構(gòu)的較好臺(tái)階覆蓋，存在很大難度，最主要是沉積均勻性問(wèn)題，本文通過(guò)優(yōu)化沉積工藝參數(shù)，使用液體反應(yīng)源（一般為T(mén)EOS：Si(OC2H5)4正硅酸乙酯），工藝溫度將不超過(guò)400 ℃。

圖5所示為絕緣層淀積采用PECVD工藝，深寬比為6：1的 TSV孔，絕緣層臺(tái)階覆蓋率約為16.7%，最薄弱點(diǎn)SiO2厚度為200 nm（如圖5）。

圖5 TSV絕緣層淀積效果

2.3 阻擋層和種子層工藝

采用銅作為填充導(dǎo)體進(jìn)行TSV填充，在絕緣層制作完成之后，還需要制作擴(kuò)散阻擋層、粘附層以及電鍍種子層。TSV電鍍阻擋層肩負(fù)著阻擋銅向轉(zhuǎn)接板襯底硅中擴(kuò)散和增加銅與硅之間粘附性的雙重任務(wù)。阻擋層工藝的好壞除了直接影響種子層粘附效果，還會(huì)影響整個(gè)2.5D封裝集成系統(tǒng)在使用中的性能穩(wěn)定。

擴(kuò)散阻擋層及粘附層主要使用Ti、TiN、Ta、TaN等材料，本文擬采用鈦?zhàn)鰹樽钃鯇硬牧?，制作方式一般使用物理汽相淀積（PVD）的方式，為實(shí)現(xiàn)高深寬比結(jié)構(gòu)的連續(xù)覆蓋，一般需要使用離子化PVD設(shè)備。電鍍種子層也是銅材料，是后續(xù)電鍍的基礎(chǔ)，需要對(duì)側(cè)壁連續(xù)覆蓋，同樣需使用離子化PVD設(shè)備來(lái)實(shí)現(xiàn)。

由于PVD工藝本身的限制，在深寬比較大時(shí)，很難實(shí)現(xiàn)薄膜的連續(xù)覆蓋，目前還使用濕法制作工藝，如化學(xué)鍍、電接枝（ElectroGrafting）等技術(shù)，實(shí)現(xiàn)薄膜的低成本、高性能覆蓋，但這些技術(shù)目前還不成熟，還需要進(jìn)一步的研究和評(píng)估。本文通過(guò)改進(jìn)PVD工藝，提高PVD的滲透能力，從而使其適用于較高深寬比的TSV孔種子層的沉積。

傳統(tǒng)的PVD設(shè)備無(wú)法對(duì)高深寬比TSV孔內(nèi)進(jìn)行有效的淀積，本文提出了低成本的電鍍阻擋層和種子層制備方案，主要基于對(duì)傳統(tǒng)PVD設(shè)備的改善進(jìn)，包括優(yōu)化靶材及其氣相成分比例、濃度，優(yōu)化溫度、壓力等參數(shù)。6：1 TSV轉(zhuǎn)接板采用Ti 500nm Cu 2 μm PVD沉積目標(biāo)條件，經(jīng)過(guò)FA檢查及電鍍工藝驗(yàn)證，TSV底部電鍍和粘附效果良好（如圖6）。

圖6 TSV PVD種子層淀積效果SEM

2.4 TSV電鍍及CMP工藝

電鍍工藝是實(shí)現(xiàn)TSV填充，實(shí)現(xiàn)2.5D封裝TSV轉(zhuǎn)接板電流、信號(hào)通路的關(guān)鍵步驟，填充材料的選擇和填充效果的好壞將直接影響TSV結(jié)構(gòu)的電學(xué)性能和可靠性。本文采用電鍍銅技術(shù)實(shí)現(xiàn)TSV的金屬填充。電鍍填充質(zhì)量主要取決于鍍液成分配比及工藝控制參數(shù)，本文結(jié)合數(shù)值仿真開(kāi)展電鍍工藝研究。研究TSV電鍍的原位應(yīng)力測(cè)試方法，探索鍍層的應(yīng)力產(chǎn)生和演變機(jī)理，通過(guò)設(shè)計(jì)應(yīng)力傳感器陣列，對(duì)TSV周?chē)膽?yīng)力分布進(jìn)行實(shí)時(shí)測(cè)量，通過(guò)有限元仿真和理論反算，獲得TSV孔內(nèi)鍍層應(yīng)力[4]～[8]。

6：1 TSV電鍍工藝均基于Ti 500 nm Cu2μm PVD條件下的種子層，分別采用EBARA和NEXX藥水體系電鍍。從圖7結(jié)果顯示兩種藥水體系均能實(shí)現(xiàn)高深徑比的TSV填充，EBARA樣品界面金相圖片顯示填充量為85%左右時(shí)，填充部分基本無(wú)空洞，NEXX樣品俯視圖顯示電鍍填充飽滿(mǎn)。經(jīng)過(guò)多次試驗(yàn)測(cè)試比對(duì)和良率統(tǒng)計(jì)，本文TSV樣品電鍍填孔采用EBARA藥水體系（如圖7）。

平坦化工藝主要是去除電鍍后晶圓表面的銅并對(duì)TSV表面進(jìn)行整平。目前，這一過(guò)程是通過(guò)使用拋光設(shè)備，經(jīng)過(guò)拋光液的固體磨料機(jī)械磨削結(jié)合化學(xué)成分腐蝕實(shí)現(xiàn)。拋光機(jī)、拋光液和拋光墊構(gòu)成CMP工藝的三大因素，其性能和相互匹配決定了CMP工藝能達(dá)到的表面平坦化水平。本文采用國(guó)產(chǎn)的高去除效率的銅拋光液，并結(jié)合TSV電鍍后的退火工藝研究電鍍面銅去除和平坦化工藝。

轉(zhuǎn)接板TSV電鍍后，采用第一次CMP工藝去除晶圓面銅，保證TSV與wafer表面的粗糙度和TSV表面銅的平整度，降低退火后二次CMP的工藝難度。電鍍后晶圓表面銅層厚度約為3.6 μm，CMP工藝調(diào)試采用應(yīng)用材料Mirror系列設(shè)備。采用A21和U3000兩種漿料，采用相同的研磨參數(shù)，對(duì)表面粗糙度進(jìn)行測(cè)試，U3000研磨后的粗糙度和平整度優(yōu)于A(yíng)21（如圖8）。實(shí)驗(yàn)發(fā)現(xiàn)退火前后塑性形變不大，不大于1 μm，退火溫度為350℃時(shí)，TSV二次塑性比較穩(wěn)定。具體實(shí)驗(yàn)數(shù)據(jù)如圖9。因此晶圓表面的銅層去除后對(duì)晶圓進(jìn)行350 ℃退火處理，釋放TSV銅柱的應(yīng)力，減輕在后續(xù)工藝過(guò)程中TSV的塑性形變。第二次CMP對(duì)退火后TSV塑性形變引起的TSV臺(tái)階高度和TSV表面粗糙度進(jìn)行修復(fù)，保證后續(xù)工藝質(zhì)量（如圖9）。

圖7 電鍍調(diào)試工藝結(jié)果

圖8 CMP工藝后晶圓表面對(duì)比

圖9 CMP后兩次退火前后TSV漲出對(duì)比

3 小結(jié)

本文基于高性能CPU封裝對(duì)轉(zhuǎn)接板的要求制定了工藝集成方案，并根據(jù)工藝集成方案進(jìn)行各單項(xiàng)工藝的開(kāi)發(fā)，成功實(shí)現(xiàn)了高深寬比TSV刻蝕、絕緣層淀積（CVD）、粘附層種子層淀積（PVD）、TSV的無(wú)空洞填充等工藝，成功實(shí)現(xiàn)了TSV結(jié)構(gòu)。