高文學,孟立凡

(中北大學，電子測試技術國家重點實驗室，儀器科學與動態(tài)測試教育部重點實驗室，山西太原 030051)

0 引言

隨著電子技術的不斷發(fā)展，新型的數(shù)據(jù)采集系統(tǒng)正朝著集成化、通用化的方向發(fā)展。然而通用化采集系統(tǒng)只能針對普通的采集環(huán)境，卻無法采集強度相對較弱的信號。針對以上問題，提出了基于FPGA的增益可調(diào)微弱信號采集系統(tǒng)。該設計是采用集成化設計，使用多級可調(diào)增益的放大電路，實現(xiàn)對微弱信號的多級放大，完成模數(shù)轉換及信號采集。本系統(tǒng)能夠?qū)崟r采集和存儲系統(tǒng)工作過程中的振動、沖擊、壓力和溫度等信息，可廣泛應用于車輛安全測試、運動安全器械研發(fā)等場合[1]。

1 系統(tǒng)方案設計

本系統(tǒng)要求采集3路微弱振動信號，1路噪聲信號，頻率分別為5 kHz和8 kHz，所以要求采樣頻率為230 kHz。根據(jù)以上需求本系統(tǒng)選取AD7865為A/D轉換芯片，以FPGA為控制核心，以模擬開關DG611DY和集成運放器OP37G為增益可調(diào)放大電路。本系統(tǒng)工作流程為采樣器將高頻信號轉換為低頻信號，通過低通濾波過濾掉噪聲，高通濾波過濾掉諧波，輸入4通道增益可調(diào)放大電路，通過PC機下發(fā)指令至FPGA中，由FPGA控制模擬開關通斷，使之組合10種放大倍率，最后在FPGA的控制下由ADC芯片將放大信號采集存儲在Flash里。系統(tǒng)總體框圖如圖1所示。

圖1 整體結構框圖

2 系統(tǒng)硬件設計

2.1 增益可調(diào)電路設計

增益可調(diào)部分由4通道增益可調(diào)放大電路組成，每一通道由3個集成運算放大器OP37G和2個模擬開關DG611DY共同組成。輸入信號通過電壓跟隨器U1進入模擬開關U2，通過U2與U3組成的第一級增益可調(diào)放大電路進行第一次放大倍率選擇，然后將此放大信號輸入U3與U4組成的第二級增益可調(diào)放大電路中進行第二次放大倍率選擇，最后經(jīng)過兩級放大的信號通過電壓跟隨器輸入至U5中，通過U5將增益可調(diào)放大電路的輸出信號輸入至ADC中，進行信號轉換。增益可調(diào)電路如圖2所示。

圖2 增益可調(diào)電路結構圖

本系統(tǒng)的模擬開關選用DG611DY芯片，根據(jù)產(chǎn)品手冊，當IN管腳的輸入電壓≤1V時為邏輯“0”，當IN管腳的輸入電壓≥4V時為邏輯“1”。增益放大控制如表1所示。

表1 增益放大控制

2.2 模數(shù)轉換硬件電路設計

本系統(tǒng)采用高精度芯片AD7865-1作為轉換芯片，該芯片的轉換精度較高，具有快速的轉換頻率以及較多的轉換通道，能夠?qū)崿F(xiàn)采樣頻率的靈活配置。電壓輸入范圍選擇±10 V，此時須將管腳VINXB接地，輸入電壓加在VINXA上。

VIN1A～VIN4A為AD7865-1的四個通道的輸入端， AD7865-1芯片的3處供電部分分別為：(1)模擬部分AVDD采用+5 V供電，AGND接模擬地；(2)數(shù)字部分是與FPGA連接，DVDD接+3.3 V，DGND接數(shù)字地；(3)參考電壓：VREF=2.5 V，由于參考電壓的穩(wěn)定性關系到芯片采集數(shù)據(jù)的精度，以高精度的穩(wěn)壓芯片AD780產(chǎn)生+2.5 V電壓作為參考電壓輸入。本系統(tǒng)中將STBY管腳拉高，ADC即工作在normal模式下。配置SEL管腳選擇硬件通道選擇方式。同時，/WR寫入管腳無效，做拉高處理。DB0～DB13為數(shù)據(jù)輸出管腳，其他控制管腳如/RD、BUSY、FRSTDATA等均與數(shù)據(jù)輸出管腳連接至FPGA，由FPGA給出控制信號[2]。管腳連接如圖3所示。

圖3 AD7865電路設計圖

3 系統(tǒng)邏輯控制

本系統(tǒng)前端采集電路邏輯設計的主要功能包括對傳感器輸出信號的增益可調(diào)、A/D轉換等部分，采集電路與控制電路在整個系統(tǒng)工作過程中密切配合。

3.1 增益邏輯控制

系統(tǒng)上電工作后，首先通過判別電路判斷4個采集通道的傳感器連接狀態(tài)，并將通道連接狀態(tài)標識符寫入狀態(tài)寄存器中，待控制模塊發(fā)送問詢命令后，采集模塊將狀態(tài)標識符等信息編幀發(fā)送給控制模塊，完成初始化操作；獲取對前端采集電路進行配置的增益參數(shù)，采集電路的采樣率參數(shù)等；待收到控制模塊的觸發(fā)采集指令后，采集模塊開始采集數(shù)據(jù)并將數(shù)據(jù)保存在片上存儲器中[3]；待收到數(shù)據(jù)讀取請求后開始向上位機回傳數(shù)據(jù)。

本系統(tǒng)中，完整的指令幀結構由指令標識符、通道地址和指令正文構成。上位機將指令幀發(fā)送到FPGA中，首先根據(jù)標識符判斷指令類型，設計規(guī)定增益指令的標識符為 01H[4]；通道地址由2位組成，代表4個通道編號[5]，各通道根據(jù)指令正文獲取 4位增益控制參數(shù)，共16種增益倍率，本設計用到其中10種；增益可調(diào)采集系統(tǒng)獲取增益參數(shù)后，控制由DG611DY與OP37G組成的增益可調(diào)電路。增益邏輯控制的工作流程如圖4所示。

圖4 增益邏輯控制工作流程圖

3.2 混合編幀格式

本系統(tǒng)對4路通道數(shù)據(jù)進行采樣，分別為3路微弱振動信號(A1～A3)，單通道采樣率為5 kHz，1路噪聲信號(B1)，單通道采樣率為8 kHz，數(shù)據(jù)的總采樣率為230 kHz。為了使信號能夠達到均勻采樣，必須要保證一幀數(shù)據(jù)中同一信號采樣點的時間間隔均勻，因此必須要對模擬信號設計一種均勻編幀結構[6]。每一幀的尾部添加上幀結束計數(shù)與幀標志信號，以便于檢測出在數(shù)據(jù)采集的過程中有無誤幀、丟幀的情況。初步設定幀結構的列數(shù)為47列。構成的數(shù)據(jù)幀為5×47的矩陣，最終得到的數(shù)據(jù)編幀結構如表2所示，其中EB和90為幀結束標志位，共16 bit，ZH2～ZH0為幀計數(shù)位，共24 bit。表中每個采樣點均以1 kHz進行采樣，其中幀計數(shù)位和幀標志位不占用采樣率，總采樣頻率仍為230 kHz。其中數(shù)據(jù)編碼格式如表3所示。

表2 數(shù)據(jù)編幀結構

表3 各路數(shù)據(jù)編碼格式

3.3 模數(shù)轉換邏輯控制

本系統(tǒng)中采用硬件通道選擇方式，即在采樣-轉換過程中芯片自動進行通道切換。

模數(shù)轉換開始是由/CONVST的電平變化為起始的，/CONVST的一個上升沿代表轉換過程的開始，這個上升沿還同時將AD7865-1內(nèi)部的4個采樣保持器固定在“保持”狀態(tài)，第一個數(shù)據(jù)通道的數(shù)據(jù)即可被讀出。每個數(shù)據(jù)通道的數(shù)據(jù)轉換時間為2.4 μs，EOC信號的一個下降沿標志每個通道轉換的完成，BUSY信號的下降沿則標志著所有通數(shù)據(jù)道轉換的完成[7]。數(shù)據(jù)采集轉換模塊的軟件設計流程如圖5所示。

圖5 模數(shù)轉換工作流程圖

3.3.1 命令包與數(shù)據(jù)包格式

上位機下發(fā)的命令包與上傳的數(shù)據(jù)包大小不同，所以其協(xié)議也不一樣[8]。FPGA接收到下發(fā)的命令后，將命令進行解析，若命令有效標志為“25”，F(xiàn)PGA繼續(xù)識別命令要求是否為“A”。2位ADD為各通道的地址位，最多可設置地址為4個。若命令有效標志為“25”且命令要求是“5”，此時FPGA轉為接收狀態(tài)，等待接收數(shù)據(jù)重組后上傳給上位機。FPGA回傳的模數(shù)轉換數(shù)據(jù)每組數(shù)據(jù)有58 bit，含1 bit起始位、26 bit有效數(shù)據(jù)(2 bit地址位，24 bit數(shù)據(jù)位)、4 bit校驗碼、24 bit幀計數(shù)及3 bit停止位[9]。具體下發(fā)和回傳數(shù)據(jù)包格式如表4和表5所示。

表4 下發(fā)命令包格式

表5 回傳數(shù)據(jù)包格式

3.3.2 FIFO管理與數(shù)據(jù)編幀設計

本系統(tǒng)中3路50 kHz采樣率的微弱振動信號和1路80 kHz采樣率的噪聲信號，這4路信號在轉換位數(shù)為14 bit的情況下，在組幀進入Flash存儲前，由于Flash芯片正處于邊擦邊寫的無效塊檢測和塊擦除階段，其中典型的頁讀操作時間tR為35 μs，塊擦除操作時間tBERS為1.5 ms，該段時間數(shù)據(jù)無法存儲，為避免造成數(shù)據(jù)丟失，所以需要緩存這段時間傳過來的數(shù)據(jù)。本系統(tǒng)采取在FPGA中開辟FIFO緩存數(shù)據(jù)的方法，所需空間為

(50×3+80)Ksps×14 bit×(35 μs×2+1.5 ms)=0.632 KB

所以選取1 KB FIFO足以滿足緩存需求。數(shù)據(jù)流緩存示意圖如圖6所示。

圖6 數(shù)據(jù)流緩存示意圖

4 結果分析

4.1 增益可調(diào)放大倍率

通過上位機選擇增益倍率，下發(fā)命令到FPGA，F(xiàn)PGA經(jīng)過解析進而控制開關芯片DG611DY的IN1～IN8引腳，實現(xiàn)了10種不同的增益倍率。為了驗證系統(tǒng)的增益放大功能，選擇1 V信號為原始輸入信號，以此驗證0.5倍增益放大功能；同理選擇25 mV驗證100倍增益放大功能。圖7和圖8分別為0.5倍和100倍實測圖。

圖7 0.5倍實測圖

圖8 100倍實測圖

4.2 A/D轉換精度分析

從4路模擬信號通道中選取微弱信號1與3通道的信號作為數(shù)據(jù)采集效果分析。AD7865-1的工作電壓為±10 V，根據(jù)芯片手冊的計算公式1 LSB=FSR/16 384,本設計中FSR為20 V，由此計算得1LSB為1.22 mV。A/D轉換后輸出16位數(shù)字量，其中D15、D14為通道標識位，因此取D13～D0進行計算，每路從采集結果選20個數(shù)據(jù)取平均數(shù)代入計算。各通道轉換結果如表6所示。

表6 轉換結果

通道1對輸入信號增益為10倍的采樣精度為(1.697 3-0.169 6×10)/(0.169 6×10)=0.077%

通道3對輸入信號增益為20倍的采樣精度為

(3.613 1-0.180 6×20)/(0.180 6×20)=0.030%

各通道精度均達到了0.1%的設計精度需求。

4.3 采集信號復原

儲存在Flash中的數(shù)據(jù)通過W5300網(wǎng)線與PC機連接，使用幅值范圍為±0.2V的正弦波去測試本系統(tǒng)的整體性能，通過上位機讀取采集到的數(shù)據(jù)并且顯示出波形。點擊開始采集按鈕，顯示結果如圖9所示。圖9為通道2微弱振動信號在增益50倍情況下采集并恢復得到的結果。由結果看出通道2波形沒有出現(xiàn)畸形與雜波，說明本系統(tǒng)的增益、采集與存儲工作平穩(wěn)有效，滿足多通道模擬信號的采集要求。

圖9 增益放大后微弱信號單通道采集效果圖

5 結束語

本系統(tǒng)利用FPGA為控制芯片，AD7865作為模數(shù)轉換芯片設計了增益可調(diào)的采集系統(tǒng)，通過上位機發(fā)送控制命令，可以精準的控制增益倍率，完成3路微弱振動信號及1路噪聲信號的采集，經(jīng)測試精度均在0.1%以內(nèi)。適用于多種微弱信號的調(diào)理、放大、采集，簡化了前段調(diào)理電路設計的復雜性。