文明

（中國電子科技集團公司第二十研究所，西安 710068）

0 引言

隨著近年來通信技術的快速發(fā)展，在個人通信、軍事通信領域對寬帶大容量信息傳輸?shù)男枨蟪掷m(xù)增加。比如，移動通信領域中高清多媒體業(yè)務的高速傳輸需求以及軍事偵察領域中 SAR圖像、高清視頻等信息的實時傳輸需求等。因此，未來無線通信將需要數(shù)百 Msps到數(shù) Gsps的傳輸帶寬以及數(shù)Gbps到數(shù)十Gbps的信息傳輸速率。

目前高速通信系統(tǒng)的實現(xiàn)主要是通過可編程技術，在FPGA上實現(xiàn)信息的編譯碼、基帶信號的調制解調、成形濾波等。從FPGA實現(xiàn)的方面考慮，為提高FPGA內部復雜算法工作的穩(wěn)定性，并減小FPGA布局布線的復雜度，最好將FPGA的主時鐘設計在100MHz左右。因此，對于1Gsps左右的高速率數(shù)據傳輸?shù)奶幚硇枰捎貌⑿刑幚斫Y構，以此來減小對FPGA工作頻率的約束。但是，并行路數(shù)越多，硬件實現(xiàn)復雜度越高，所以需要在資源和速度方面進行折中考慮。

本文研究基于FPGA的1Gsps符號速率下的高速并行濾波器設計與實現(xiàn)問題。首先分析影響濾波器性能的主要參數(shù)，并進行仿真分析，然后研究并行濾波器的實現(xiàn)方法，包括時域并行濾波方法和頻域并行濾波方法，提出了高速通信系統(tǒng)（≥1Gsps）發(fā)射端和接收端成形濾波器的設計結構，最后在FPGA上驗證了該結構的有效性。

1 高速濾波器設計

升余弦濾波器廣泛應用于基于PSK和QAM調制方式的通信系統(tǒng)中，它屬于滿足奈奎斯特準則的脈沖成形濾波器。對于采用升余弦濾波器的通信系統(tǒng)，在濾波器輸出信噪比最大的時刻進行判決，可以得到最小的差錯概率。升余弦濾波器的傳遞函數(shù)為[2]

其中，f為信號頻率，α為滾降因子，Ts為符號周期。

在實際應用中，升余弦濾波器可以在發(fā)射端和接收端使用同樣的濾波器來實現(xiàn)。在發(fā)射端濾波器可以限制發(fā)射信號的帶寬，減小相鄰信道間的干擾；在接收端可以濾除帶外噪聲。

在濾波器的設計中，需要分析濾波器的各個參數(shù)濾波器性能的影響，并進行權衡取舍，選擇合適的濾波器參數(shù)。對于本文采用的根升余弦濾波器，其主要參數(shù)為滾降因子α、濾波器階數(shù)，在具體實現(xiàn)中需要考慮濾波器系數(shù)的量化位數(shù)對濾波器性能的影響。

α的取值范圍為0到1，對于0α=，升余弦濾波器對應于具有最小帶寬的矩形濾波器，但它是物理不可實現(xiàn)的，隨著滾降因子α的增加，在時域上，幅度在增大，相鄰符號間隔內的時間旁瓣減小，如圖1所示；在頻域上，濾波器的主瓣帶寬在增大，第一旁瓣的衰減也同時增加，如圖2所示。

圖1 不同α情況下的濾波器沖激響應圖

濾波器階數(shù)與通帶及阻帶的衰減有關，階數(shù)越高，濾波器的通帶越平、阻帶衰減越大以及過渡帶越窄，如圖3所示，但同樣地，濾波器階數(shù)越高，濾波器的群時延也就越大，使得系統(tǒng)更容易受到定時抖動的影響。

圖2 不同α情況下的濾波器幅頻響應圖

圖3 不同階數(shù)濾波器情況下的濾波器幅頻響應圖

圖4 濾波器系數(shù)在不同量化情況下的幅頻響應圖

在濾波器的實現(xiàn)結構中，由于FPGA在處理定點數(shù)運算方面的優(yōu)勢，需要對濾波器系數(shù)進行量化，考慮到有限字長效應，量化的位數(shù)越多，濾波器的通帶越窄，阻帶的衰減越大，其幅頻響越接近于浮點數(shù)時的情況，如圖4所示；但同樣地，量化位數(shù)越多，需要的運算邏輯資源也就越多。

2 高速濾波器的FPGA實現(xiàn)

2.1 高速調制解調系統(tǒng)架構

由于受器件最高工作頻率限制，基于FPGA的串行處理速度無法實現(xiàn)1Gsps符號速率的信號實時處理，因此需采用并行處理的方式來降低每條路徑上的時鐘頻率要求。并行路數(shù)越多，所需的計算量也就越大。

表1 ≥1Gsps符號速率下不同并行路數(shù)比較（fs = 4/Ts ）

根據表1中的分析，可采用32路并行處理的方式實現(xiàn)1Gsps符號速率的數(shù)據傳輸。因此，對于實現(xiàn)1Gsps符號速率的通信調制解調系統(tǒng)示意圖如圖5所示。

圖5 高速通信調制解調系統(tǒng)框圖

系統(tǒng)中采用α=0.4，階數(shù)為32的根升余弦濾波器作為發(fā)射端和接收端的成形濾波器。

2.2 并行濾波器實現(xiàn)結構

對于并行成形濾波器結構的設計可采用時域與頻域兩種方式實現(xiàn)。

多相濾波結構是多速率信號處理中抽取濾波器和插值濾波器最常用的時域實現(xiàn)結構。通過該結構可以大大降低對處理速度的要求以及運算的復雜度[1]。因此，可采用多相濾波結構進行發(fā)射端和接收端升余弦濾波器的設計，其中：

FIR濾波器一般都是用線性卷積實現(xiàn)的，而線性卷積可以通過基于FFT的頻域濾波實現(xiàn)，因此，可采用頻域濾波結構來進行發(fā)射端和接收端升余弦濾波器的設計。首先，分別計算輸入序列、濾波器系數(shù)的FFT，然后相乘，最后通過IFFT即可得到卷積結果。

2.3 發(fā)射成形濾波器實現(xiàn)

實際中，通信系統(tǒng)的發(fā)射端需要對調制信號進行升采樣，經過正交調制后轉換成模擬信號發(fā)射出去，而接收端則需要在符號定時同步后對接收信號進行降采樣，以滿足解調的要求。

結合上文的分析，1Gsps系統(tǒng)的發(fā)射端可采用8路并行的方式進行濾波。首先將濾波器系數(shù)進行4倍抽取得到4路的多相濾波器系數(shù)，然后每一路輸入的調制符號分別經過 4個分解后的多相濾波，最后得到 32路的濾波后數(shù)據。具體的實現(xiàn)結構框圖如圖6所示。該濾波器實現(xiàn)結構一共需要(9+8×3)×8×2次實數(shù)乘法，(8+7×3)×8×2次實數(shù)加法。

同樣地，發(fā)射成形濾波器也可采用頻域濾波方式實現(xiàn)。由于濾波器的輸入信號序列是連續(xù)的，而濾波器系數(shù)是有限長的，因此，可采用重疊保留法對信號進行分段處理，即將N點的輸入序列按長度分成每一段與前(M- 1 )個樣本重疊，保留最后(N-M+ 1 )個輸出樣本，最后將這些輸出串接成一個序列即可得到濾波輸出結果。

圖6 發(fā)射端時域并行濾波結構示意圖

具體地，一個調制符號經過4倍上采樣后的32路數(shù)據，經重疊保留后變?yōu)?4路，再經過64點并行FFT運算、乘以頻率濾波器系數(shù)，最后經過并行IFFT，選擇其中的 32路輸出數(shù)據即可得到濾波結果，如圖7所示。其中，64點并行FFT可采用基-4的蝶形實現(xiàn)，以減少FFT實現(xiàn)級數(shù)及運算量，具體的實現(xiàn)結構框圖如圖8所示；其中基-4的蝶形的實現(xiàn)結構如圖9所示。因為=1，所以每個蝶形運算包含3次復數(shù)乘法和12次復數(shù)加法。該濾波器實現(xiàn)結構一共需要48×4+64次復數(shù)乘法，12×16×5次復數(shù)加法。其中一次復數(shù)加法可以通過兩次實數(shù)加法實現(xiàn)，一次復數(shù)乘法可以通過三次實數(shù)乘法和三次實數(shù)加法實現(xiàn)。

圖7 發(fā)射端頻域并行濾波結構示意圖

圖8 基-4的64點并行FFT實現(xiàn)結構示意圖

因此，通過在實現(xiàn)復雜度方面對比，在發(fā)射端更適合采用時域并行多相濾波結構實現(xiàn)根升余弦濾波器。

圖9 基-4的FFT蝶形實現(xiàn)結構

2.4 接收成形濾波器實現(xiàn)

在接收端，考慮到系統(tǒng)需要在濾波后進行符號定時同步，找到接收符號的最佳采樣點，所以需要將 32路輸出數(shù)據全部保留，在定時同步后再進行數(shù)據降采樣。因此，接收端時域濾波方法應采用原始濾波器系數(shù)進行濾波，并行路數(shù)為 32路，而不采用多相的方式實現(xiàn)。具體的實現(xiàn)結構框圖如圖10所示。該濾波器實現(xiàn)結構一共需要(33+32×3)×32×2次實數(shù)乘法，(32+31×3)×32×2次實數(shù)加法。

圖10 接收端時域并行濾波結構示意圖

與發(fā)射端的頻域濾波器類似，在接收端對于每次輸入的32點信號序列，與前一時刻輸入的32點信號序列拼接成一個64點信號序列，然后進行64點的并行FFT計算，并與頻域濾波器系數(shù)相乘，最后經過64點的并行IFFT并舍棄其中的32點，即可得到輸入信號的濾波結果。具體的實現(xiàn)結構框圖如圖11所示。考慮到輸入數(shù)據為0、旋轉因子為1的情況，簡化后需要48×4+64次復數(shù)乘法，3×64×6次復數(shù)加法。

因此，考慮到實現(xiàn)復雜度，在接收端采用并行頻域濾波結構實現(xiàn)根升余弦成形濾波器。

圖11 接收端頻域并行濾波結構示意圖

2.5 濾波器實現(xiàn)結果分析

對基于FPGA實現(xiàn)的濾波器的系統(tǒng)誤碼率性能進行分析。調制方式采用QPSK，信道為加性高斯白噪聲信道。發(fā)射端采用時域并行多相濾波方式實現(xiàn)，接收端采用頻率并行濾波的方式實現(xiàn)。

在實現(xiàn)中對濾波器系數(shù)在時域和頻域分別進行 18bit量化。在濾波器的實現(xiàn)運算過程中對輸入輸出數(shù)據和中間結果數(shù)據進行截位，發(fā)射端濾波器的輸出以及接收濾波器的輸入數(shù)據保留 10bit有效位，便于與10位以上的A/D、D/A進行數(shù)據交互；在發(fā)射端對中間數(shù)據保留13bit有效位，在接收端，對中間結果保留11bit有效位。

具體實現(xiàn)系統(tǒng)在理想無噪聲情況下的接收端濾波器輸出信號的星座圖如圖12所示。

圖12 基于FPGA實現(xiàn)的濾波器輸出信號星座圖

分別對發(fā)射端的輸出信號疊加不同程度的噪聲，統(tǒng)計對比理論仿真的誤碼率和FPGA實現(xiàn)的誤碼率，具體結果如圖13所示，圖中橫坐標為信噪比SNR(dB)，縱坐標為誤比特率BER。

圖13 基于理論仿真與FPGA實現(xiàn)的濾波器的調制解調系統(tǒng)誤碼率結果

從圖13中可以看出，采用基于FPGA實現(xiàn)的成形濾波器的調制解調系統(tǒng)在不同信噪比情況下的解調輸出誤碼率結果與理論仿真結果基本一致，證明了該濾波器實現(xiàn)結構的有效性。

3 結論

本文分析了高速調制解調通信系統(tǒng)的成形濾波器的設計和實現(xiàn)問題，通過針對發(fā)射端和接收端的特點，設計并實現(xiàn)了基于多相分解的高速并行濾波器和基于頻域濾波方法的高速并行濾波器，仿真和實現(xiàn)結果證明了該方法的有效性。該濾波器結構可廣泛應用于≥1Gsps的調制解調系統(tǒng)中，同時接收端采用的并行頻域濾波結構便于與采樣定時同步、頻域均衡算法相結合，具有非常好實際應用價值。