Teledyne e2v 公司，美國

一、概述

微波系統(tǒng)設計人員一直在追求更高的性能和更高的工作帶寬。簡化設計、降低功耗、尺寸、重量同樣是需要考慮的問題。

超寬帶數(shù)模轉(zhuǎn)換器（Ultra-wide Bandwidth Digitalto-Analog Converter，UWB DAC）能極大地簡化多通道傳輸系統(tǒng)的設計[2]，多年來，利用這些特性開發(fā)的器件不計其數(shù)。但是，沒有任何一款器件具有Teledyne e2v公司的DAC EV12DS460A這樣的高性能，這款最新開發(fā)的新型DAC的帶寬甚至跨越了高達微波K波段 26.5GHz的巨大的頻譜范圍。

在2016年的歐洲微波會議European Microwave Conference（EuMC）上涌現(xiàn)了一些關于單片式微波集成電路（Monolithic Microwave Integrated Circuit，MMIC）的初步想法。早期的技術信息表明，這樣的產(chǎn)品能達到X波段（8GHz～12GHz）的性能。而寬帶測試表明，EV12DS460A的性能遠不止如此，它可以工作在8個奈奎斯特區(qū)域，底噪極低，雜散極少，使人們窺見在不遠的將來，軟件定義微波系統(tǒng)（Softwaredefined Microwave System，SDeMS）成為現(xiàn)實的可能性。但是要實現(xiàn)這一目的，有兩個重要的問題需回答：使用什么技術達到如此高的性能？EV12DS460A的測試結(jié)果如何？

本文將從決定DAC性能的兩個要素——基本架構的選擇和處理技術速度的角度出發(fā)，展示如何通過規(guī)避CMOS的設計限制和引入新的超高速制程實現(xiàn)強大的數(shù)模轉(zhuǎn)換能力，以及如何使用緊湊的單核數(shù)模轉(zhuǎn)換器配合仔細斟酌的電路設計，實現(xiàn)性能的突破，并將看到布線和電路簡化的細微差別是設計時應考慮的重要因素。

二、高層級架構設計

絕大多數(shù)的高速DAC都采用交織DAC的方式，即使用時間交錯的多個核心來提高采樣率。但是，這種方案在還原輸出信號時會遇到問題，其無雜散動態(tài)范圍（Spurious Free Dynamic Range，SFDR）性能很差，難以避免產(chǎn)生信號雜散，并由此導致性能下降，所以，我們使用了分割式架構設計這款DAC。

1、分割式設計

基本的DAC設計，可簡單理解成一系列的二進制權重電流源被連接到一個加法放大器，每個“2次方”元素使能與否取決于相關的比特位置。這種設計的優(yōu)點在于實現(xiàn)簡單，只需有限的元素（1個/ bit）。但實際上，要線性放大超過8bit的數(shù)據(jù)源的難度極大。

從架構上來說，有一個簡單的方法實現(xiàn)單核心設計。通過采用一種混合式分割設計（如圖1），分立的DAC把轉(zhuǎn)換任務分成一個mbit的編碼單元和一個2級（n-m）bit二進制權重單元，處理LSB精度。編碼過程需要一些時間延遲，在此之后，上述兩個單元的輸出被綜合成最終的多比特轉(zhuǎn)換結(jié)果。

如上文所述，要實現(xiàn)超過8bit的線性度難度極大，但是通過把多個比特的轉(zhuǎn)換分割成MSB和LSB單元，則能夠大大降低核心的復雜度。通過仔細的設計，可以從同一個開關、電阻和電流源建立編碼單元和二進制權重單元。

2、簡單的單核心設計

任何轉(zhuǎn)換器設計的起點是保證優(yōu)秀的靜態(tài)精度。在混合式分割設計中，精度由二進制權重LSB單元的誤差決定。

設計的目標是提高SFDR并且規(guī)避校準操作，達到優(yōu)于0.5LSB的性能，可考慮如下三種DAC配置方式：

（1）2bit編碼器（3段）+10bit權重段=13段；

（2）3bit編碼器（7段）+9bit權重段=16段；

（3）4bit編碼器（15段）+8bit權重段=23段。

初步分析表明，第1種配置是最佳的選擇，它的段數(shù)最少，因此核心區(qū)域最小，但靜態(tài)精度較差。要理解這一點，請考慮12bit量化器能輸出滿幅1V峰峰值，表明LSB量化電壓是244μV（1Vp-p/4096）。模擬實驗表明9bit權重段的匹配是125μV，這比12bit 0.5LSB的性能好2倍，保證單片DAC的工作。但是，因為權重選項是10bit，無法進一步提高匹配的性能，125μV是物理性能的極限，所以第1種配置是不可取的。模擬實驗也表明，第3種配置同樣不可取，因為其對時鐘緩沖的動態(tài)載荷過大。所以，我們按照第2種方案配置DAC。

三、處理技術

規(guī)避CMOS制程限制的設計使得轉(zhuǎn)換路徑更容易實現(xiàn)。這種方案利用英飛凌J. B?ck等[3]的異質(zhì)結(jié)硅鍺碳雙極型工藝實現(xiàn)較高的原始速度。通過引入NPN雙極型晶體管內(nèi)在固有的碳元素，B7HF200工藝允許實現(xiàn)極薄的高度摻雜基極。高轉(zhuǎn)化速度（200GHz Ft）和低阻抗基極是實現(xiàn)DAC高性能的兩個最重要的因素。這種工藝已經(jīng)在高速和毫米波應用中應用了超過10年，可用于多種固態(tài)微波器件。表1為B7HF200晶體管類型的比較。

使用四層銅能夠進一步提高B7HF200的速度，適用于低電流密度的連接。銅幫助降低寄生電流，此寄生電流是高速設計的夢魘。

表1 B7HF200晶體管類型的比較

四、DAC設計的秘密

EV12DS460A的卓越性能并不是憑空得來的。自2011年Teledyne e2v推出速度較慢的12bit產(chǎn)品[4]以來，這種架構已經(jīng)經(jīng)過了數(shù)代進化，即使是早期產(chǎn)品帶寬也達到了1.5GHz。

而在EV12DS460A的設計過程中，重點在于3個通用設計原則的使用：驅(qū)動量化器的動態(tài)載荷，減少線長；保證工作穩(wěn)定；輸出脈沖整形，減少畸變，提高性能。

1、驅(qū)動量化器的動態(tài)載荷

量化器的設計，部分是可以重用的，如圖2所示，右邊是包含16個段的量化器，而左邊是采樣時鐘系統(tǒng)的模擬電路。將它們組合起來，連接兩個電路的橋梁是芯片布線產(chǎn)生的Lp和Cp。

為了支持6Gsps～7Gsps的采樣率，時鐘源的抖動要低，瞬變時間要短。當6Gsps采樣率時，時鐘周期只有166ps。保證干凈、快速的瞬變是確?？焖倭炕筒蓸拥闹刂兄亍５?，在這個設計中，相對高的量化器滿量程電流被設置成20mA。為了快速驅(qū)動，需要一個復雜的驅(qū)動器，包含差分對和輸出電路，其輸出阻抗非常低。

對于這個驅(qū)動器電路，輸出阻抗Zout可以表示為：

其中，gm—晶體管跨導（1/gm=1.25Ω）；

Rbb—輸出阻抗；

Rg—差分對的輸出阻抗；

Beta(f)—三極管的動態(tài)電流增益和頻率之間的關系。

考慮到B7HF200工藝的指標（截止頻率fT=200GHz），20GHz時的電流增益Beta(f)=10。同時，極低的雙極型晶體管的固有基極阻抗使Rbb=25Ω。

Rg也應當是越小越好，但是其不能太小，以避免過多地增大偏置電流，導致功耗變大，大約50Ω是比較合適的取值。

最后，初步估算的輸出阻抗是：Zout=(1.25+25+50)/10≈7.5(Ω)。而低輸出阻抗是器件快速工作的關鍵。

為了維持輸出緩沖的300mV的脈沖幅度，需要用300mV驅(qū)動50Ω的終端(300mV/50Ω=6mA)。Rg的進一步優(yōu)化會略微改善阻抗，但其代價是更高的功耗，將Rg減半，偏置電流會上升到12mA。

2、減少線長，保證DAC的穩(wěn)定性

下面將討論線長的重要性和它對高速設計的寄生效應的影響。

上述設計的每一個量化器段都只有50μm寬，所以16段的總信號線長是16×50μm=800μm，減少線長是非常有用的。

EV12DS460A的全局時間常量與下面三個因素有關：

（1）動態(tài)負載電容CL≈0.5pF ；

這里為簡化運算取值0.5pF。

（2）金屬信號線的被動寄生電容CP≈0.5pF；

（3）金屬信號線的被動寄生電感LP≈50pH。

在最壞的情況下，全局時間常量ΣT為：

這個時間常量與DAC數(shù)據(jù)的35ps上升和下降時間 (tr、tf)有關。而且，在這一層級上，tr、tf分別表示少于整個時鐘周期(166ps)的20%的時間，其能產(chǎn)生足夠快的時鐘邊沿，支持10GHz的初步帶寬估算，達到DAC的設計目標。

在初步的估算之外，我們使用一些特別的技術保證DAC的動態(tài)穩(wěn)定性。我們實現(xiàn)最大過沖（+4%）和最小回彈（-2%）的性能。B7HF200工藝提供低阻抗的鍍銅技術，幫助進一步調(diào)節(jié)和改善芯片的關鍵節(jié)點，由此產(chǎn)生的優(yōu)異的性能（純凈的6GHz采樣）在圖3中以階躍響應的形式表示。

3、通過輸出脈沖整形提高動態(tài)性能

我們提供4種輸出脈沖整形模式（NRZ，NRTZ， RTZ，RF）以幫助系統(tǒng)設計人員根據(jù)特定的輸出頻帶裁剪DAC的動態(tài)響應性能，從而使設計更加便利。大多數(shù)的量化器畸變與開關瞬變有關，任何開關的毛刺都會疊加在最后的輸出信號上（圖4）。如果能夠移除這些毛刺，輸出的頻譜純凈度將大大提高。

為了實現(xiàn)上述的脈沖整形，我們在每個瞬變環(huán)節(jié)的邊緣之前強制把DAC輸出截止為0，可以在NRTZ和RF模式的圖中看到輸出的波形。脈沖整形通過3線串行接口控制，其中有兩個用戶可控的參數(shù)：整形脈沖寬度（Reshaping Pulse Width，RPW）和整形脈沖定心（Reshaping Pulse Begin，RPB）。如果所有的毛刺都被移除，脈沖中心必然與瞬變邊緣的中心一致。注意，這種技術犧牲了少量的輸出信號強度（與RPW定義的區(qū)域有關）。

特性曲線（圖5）表明脈沖整形帶來的優(yōu)勢。這些數(shù)據(jù)展示了兩種RPW設置[2]時橫跨8個奈奎斯特區(qū)間的高達27GHz（采樣率fs=6Gsps，fs=7Gsps）的頻譜。注意采樣率的提高顯著地擴展了典型的SINC（sin(x)/x）DAC輸出特性曲線。

由于波形整形（H3從-57dBm提升到-69dBm），三次諧波的性能提高了+12dB，極大地提高了DAC的性能。為了對比，我們在采樣率fs=6Gsps，F(xiàn)out=2940MHz的條件下使用有波形整形（NRTZ模式）和無波形整形（NRZ模式）產(chǎn)生如圖6所示頻譜。在NRTZ模式下，波形整形帶來的性能提升非常明顯。

五、實測的性能

輸出3dB帶寬最大7GHz，采樣率6Gsps保證產(chǎn)生3GHz的瞬時帶寬。有用的輸出功率在X波段非常明顯，見圖7（a）。曲線表示一個第4奈奎斯特區(qū)間的11950MHz的單音載波，SFDR為50dBc。這里4次諧波主導SFDR。這個載波頻譜是仔細選擇的，為了在X波段的邊沿，使諧波信號更容易被觀察到，因為它們以自然的諧波順序出現(xiàn)。

如果提高載波頻率到K波段（圖7（b）），信號參考設置為在第8奈奎斯特區(qū)間的23950MHz，2次諧波主導SFDR（-36.5dBc）。顯然，諧波的純凈度有明顯提高。

這些圖線還包含著其他突出的性能指標。每張圖里都展示了中頻點的非諧波雜散。這些雜散與DAC 4:1輸入多路復用器的不完全混合信號抑制有關。這些雜散的峰值在-80dBm相當好。DAC的底噪大約接近-110dBm。

在實驗室里使用單音或多音的信號測試數(shù)據(jù)轉(zhuǎn)換器并不困難。這些測試的結(jié)果并不能完全表明DAC的性能。當今的數(shù)據(jù)通信系統(tǒng)在大塊帶寬上部署復雜的模塊，所以我們需要更有效的寬帶測試方法。這時噪聲功率比（Noise Power Ratio，NPR）非常有用。它在一個較寬的帶寬上測試DAC，能表明信號如何包含多個非相干窄帶頻率，以及它們在被DAC混合之時如何互相影響和互相干涉。顯然，一款NPR指標接近理想n-bit器件的NPR指標的DAC是非常優(yōu)秀的寬帶器件。

NPR測試通常由一組高斯噪聲功率密度的數(shù)字譜實現(xiàn)。對這個數(shù)字譜在頻域使用（數(shù)字）陷波濾波器將在感興趣的帶寬內(nèi)得到一個“安靜”的區(qū)域。然后把這個數(shù)字譜發(fā)送給DAC，NPR的值通過計算陷波內(nèi)外的功率密度比的平均值得出。對于一個理想的DAC，陷波內(nèi)的信號功率只和量化噪聲有關。而對于現(xiàn)實的DAC，量化噪聲由熱噪聲、時鐘抖動帶來的噪聲和通道間交調(diào)帶來的噪聲有關。

EV12DS460A的寬帶NPR如圖8所示。7Gsps的采樣率帶來3.150GHz的合成帶寬，NPR是42.6dB，等效的有效位數(shù)（Effective Number of Bit，ENOB）為8.6。注意從175MHz一直到3325MHz，NPR的平坦度都相當好。

圖9中的第二個NPR特性在22GHz的范圍內(nèi)復制了3.150/2.700GHz的NPR譜，這時DAC的采樣率為7Gsps和6Gsps，工作模式是RF模式。這些圖線表明提高采樣率帶來的優(yōu)勢之一，不僅影響DAC產(chǎn)生的最大瞬時帶寬，還擴展了高奈奎斯特區(qū)間的SINC特性和輸出功率。

六、其他尖端的DAC

德州儀器最近有一款14bit 8.9Gsps RF DAC[5]，使用40nm CMOS工藝，支持4G LTE的應用。它的SFDR在8.9Gsps（Fout=4300MHz）時是50dBc。雖然這款DAC可以支持8.9Gsps的采樣率，但是沒有任何超過4300MHz的測試數(shù)據(jù)，而絕大多數(shù)的微波頻段都超過4300MHz。

Analog Devices公司也在開發(fā)一款11/16bit，12Gsps的 DAC（AD9161/AD9162）[6]，其RF模式（也稱混合模式）下的采樣率能達到12Gsps。在RF模式下，因為每半個時鐘周期數(shù)據(jù)會反向，似乎DAC在以12Gsps的采樣率采樣。而對于RF模式下的EV12DS460A（圖4），數(shù)據(jù)反向并沒有被考慮進標稱的采樣率（6Gsps）。因此，EV12DS460A和AD9161/62的采樣率是相同的。這一點也可以由3GHz的瞬時帶寬證明。

Analog Devices的器件在前兩個奈奎斯特區(qū)間的最佳的SFDR是65dBc（Fclock=5Gsps，F(xiàn)out=4000MHz）。但是，其性能在超過7500MHz的位置急劇下降。輸出功率在Fout= 7500MHz時只有-66dBm，因此它無法在X波段和K波段很好地工作。

七、結(jié)語

EV12DS460A的發(fā)布給微波工程師帶來一款帶寬從DC一直到K波段頻率的寬帶DAC。雖然這款器件并不是唯一的Gsps級別采樣率的DAC，但是，它是第一款合成帶寬跨多個奈奎斯特區(qū)域，同時保持優(yōu)秀的頻譜純度的DAC，為全新的毫米波應用開拓了一個激動人心的新領域。