劉 皓，趙敏薦，候號前

(電子科技大學(xué)通信抗干擾技術(shù)國家級重點(diǎn)實(shí)驗(yàn)室 成都 611731)

大規(guī)模并行接收機(jī)能夠并行接收并解調(diào)一定帶寬范圍(宏通道)內(nèi)，調(diào)制在不同載波子信道的大量時域混疊信號，這些時域混疊的信號來自不同的發(fā)送端[1-2]。在諸如傳感網(wǎng)絡(luò)等用于大量發(fā)送節(jié)點(diǎn)應(yīng)用中，多路并行接收機(jī)能夠滿足大量發(fā)送節(jié)點(diǎn)的并行處理需求。

本文提出了一種高效的基于FFT的多路并行下變頻算法，借助FFT的高效結(jié)構(gòu)，資源消耗少，且結(jié)構(gòu)簡單易于實(shí)現(xiàn)。將該算法應(yīng)用于DBPSK系統(tǒng)中，實(shí)現(xiàn)了上千路DBPSK發(fā)射信號的接收與解調(diào)，最終使用Xilinx FPGA完成硬件平臺的搭建和測試，并取得了良好的性能。

1 DBPSK多路并行接收機(jī)

傳統(tǒng)的DBPSK接收機(jī)由射頻前端接收數(shù)字中頻采樣信號，經(jīng)過DDC模塊完成單載波信道數(shù)字下變頻，再由同步模塊完成定時同步和頻偏估計，最終完成解調(diào)，系統(tǒng)框圖如圖1所示。

圖1 傳統(tǒng)DBPSK接收機(jī)框圖

多路并行DBPSK接收機(jī)借助基于FFT的多路并行下變頻算法可以完成上千路子信道的并行下變頻計算，再經(jīng)由同步和解調(diào)處理得到解調(diào)結(jié)果，從系統(tǒng)資源角度，同步和解調(diào)模塊可以復(fù)用。其中多路下變頻模塊含：數(shù)據(jù)整理、加窗、FFT多路分離與下變頻[3-4]、相位補(bǔ)償。多路并行接收機(jī)[5-7]的處理流程如圖2所示。

圖2 多路并行DBPSK接收機(jī)框圖

2 基于FFT的多路并行下變頻算法

2.1 算法原理

假設(shè)第k個子信道調(diào)制信號載頻為fk，共有C個子信道，信號采樣率為fs，輸入復(fù)信號:

滑動點(diǎn)數(shù)d由中頻信號采樣率fs，信號波特率b和抽取因子D確定：

重組信號為：

式中，m代表組號；n代表每組數(shù)據(jù)中的采樣點(diǎn)。該過程可以看作是使用長度為N的矩形滑動窗口對信號進(jìn)行截斷，并進(jìn)行D倍抽取。對分組后的數(shù)據(jù)依次進(jìn)行離散時間傅里葉變換(discrete time fourier transform, DTFT)：

取第i個子信道的DTFT運(yùn)算結(jié)果：

式中，Δfi為第i信道的頻偏；第一項(xiàng)為第i個子信道的有效信號下變頻結(jié)果，含信道噪聲；第二項(xiàng)為鄰道干擾。若不考慮鄰道干擾和噪聲，對應(yīng)第k路的有效信號離散傅里葉變換(discrete fourier transform,DFT)結(jié)果為：

DFT的實(shí)現(xiàn)可以利用高效的FFT代替。需要進(jìn)一步抵消相位增量，它來源于兩部分，第一部分由頻偏產(chǎn)生，需要在后續(xù)同步處理時頻偏校正；第二部分由數(shù)據(jù)整理引入，通過每次FFT結(jié)果乘上相應(yīng)信道的相位增量即可抵消。補(bǔ)償后的結(jié)果為：

由此可以得出：通過數(shù)據(jù)整理，F(xiàn)FT運(yùn)算和相位補(bǔ)償，可以實(shí)現(xiàn)N路時域混疊的不同載波子信道信號的并行下變頻計算，經(jīng)過上述算法處理之后，即可按照一般接收機(jī)的設(shè)計完成同步與解調(diào)處理[8-9]。相對于傳統(tǒng)下變頻算法資源占用和設(shè)計復(fù)雜度大大降低。

2.2 并行下變頻的鄰道干擾抑制

由于數(shù)據(jù)整理時域信號的截斷效應(yīng)，能量泄漏產(chǎn)生鄰道干擾。影響接收機(jī)整體的接收性能。通過選擇旁瓣衰減更大的窗函數(shù)，對整理后的數(shù)據(jù)加窗，可以有效地抑制鄰道干擾。假設(shè)輸入數(shù)字中頻信號整理后為x[n]，使用w[n]加窗。則對中頻信號進(jìn)行整理和DTFT運(yùn)算可以表示為：

假設(shè)子信道帶寬為B，那么信道i對信道k產(chǎn)生的鄰道干擾為：

MATAB仿真4個相鄰子信道發(fā)送信號時對中間信道產(chǎn)生的鄰道干擾，通過對數(shù)據(jù)整理使用漢明窗，使得中間信道受到的鄰道干擾下降了10 dB。

3 并行解調(diào)

3.1 并行解調(diào)原理

通過前面的分析，已知加窗可以有效抑制鄰道干擾，假設(shè)在加性高斯白噪聲(additive gaussian white noise, AWGN)信道中，不考慮鄰道干擾和頻偏，利用基于FFT下變頻的第i路信號可以表示為：

第i信道的頻域噪聲功率為：

式中，σ2為基帶信號的噪聲功率；N0/2為噪聲雙邊功率譜。可以得到：

且對于二進(jìn)制相移鍵控(binary phase shift keying, BPSK)調(diào)制復(fù)信號有：

Ni仍然服從高斯分布，其方差為Nσ2。依據(jù)二進(jìn)制脈沖幅度調(diào)制(binary pulse amplitude modulation,2PAM)的最小平均誤碼率有[10]：

式中，Eb0為基帶平均碼元能量；Eb為載波調(diào)制后的平均碼元能量；N0噪聲功率。已知采用匹配濾波器的相干解調(diào)接收方法，BPSK理想誤碼性能為：

由于DBPSK調(diào)制采用差分解碼，因此相較于BPSK調(diào)制，其誤碼率性能下降約3 dB。

由式(15)看到，與傳統(tǒng)的BPSK接收機(jī)解調(diào)性能相比，基于FFT的并行多路接收算法可以通過選取合適的FFT點(diǎn)數(shù)N，達(dá)到與傳統(tǒng)BPSK接收機(jī)相同的誤碼性能，但實(shí)際應(yīng)用中存在的臨道干擾會影響解調(diào)性能。

3.2 并行解調(diào)性能仿真

為了比較基于FFT的并行多路接收算法與傳統(tǒng)接收機(jī)的性能差異，本文進(jìn)行仿真。

圖3 基于FFT的多路DBPSK接收機(jī)誤碼性能

考慮發(fā)射端發(fā)送信號為DBPSK調(diào)制信號，數(shù)據(jù)波特率100 b/s，采用滾降因子為0.25的升余弦成型濾波器，基帶子信道信號帶寬125 Hz，相鄰信道載頻間隔為200 Hz，子信道間隔B=200 Hz，接收機(jī)為中頻采樣率的DBPSK多路并行接收系統(tǒng)，發(fā)射機(jī)在第500子信道(即載波頻率1 kHz)上發(fā)送的信號，接收機(jī)設(shè)置FFT點(diǎn)數(shù)N=2 048。得出該系統(tǒng)參數(shù)下的解調(diào)性能，第500子信道的Matlab誤碼率曲線如圖3所示。

仿真比較了傳統(tǒng)DBPSK接收機(jī)的理想誤碼性能與基于FFT多信道DBPSK接收機(jī)的誤碼性能，可以看到相同誤碼率下傳統(tǒng)接收機(jī)的信噪比與新算法相差1 dB，這是由于領(lǐng)道干擾和信號截斷導(dǎo)致的能量泄漏引起的。仿真驗(yàn)證了基于FFT多信道DBPSK接收機(jī)[11-12]具有良好的解調(diào)性能。

4 硬件實(shí)現(xiàn)與測試

依據(jù)前文所述原理，完成了原型樣機(jī)的硬件實(shí)現(xiàn)?；贔FT并行多路接收機(jī)的硬件實(shí)現(xiàn)方案采用了ADI公司的捷變收發(fā)器AD9361，借助其接收器功能，完成射頻信號接收和模數(shù)轉(zhuǎn)換。使用Xilinx公司的Kintex-7 FPGA KC705評估套件完成基帶信號處理；采用基于微處理器(Microblaze)嵌入式架構(gòu)實(shí)現(xiàn)配套的軟件處理算法。

AD9361接收時域混疊的射頻信號，轉(zhuǎn)換為中頻數(shù)字信號并傳輸?shù)紽FT并行下變頻處理模塊；經(jīng)過FFT下變頻處理后得到各子信道的基帶數(shù)據(jù)，然后對各個子信道數(shù)據(jù)進(jìn)行有效幀檢測，提取有效幀信息；Microblaze啟動直接內(nèi)存訪問(direct memory access, DMA)將完成有效幀檢測的各路子信道數(shù)據(jù)存入雙倍速率同步動態(tài)隨機(jī)存儲器(double date rate synchronous dynamic random access memory, DDR SDRAM)中；軟件算法將子信道中的有效幀提取出來，利用DMA發(fā)送給同步模塊以完成同步和解調(diào)；解調(diào)完成后進(jìn)行循環(huán)冗余校驗(yàn)(cyclic redundancy check, CRC)，Microblaze通過AXI4總線讀取解調(diào)數(shù)據(jù)，并利用用戶數(shù)據(jù)報協(xié)議(user datagram protocol,UDP)發(fā)送至網(wǎng)絡(luò)終端。

XC7K325T FPGA資源消耗如表1所示。

表1 設(shè)計資源消耗

樣機(jī)能夠完成上千路子信道信息的接收解調(diào)，系統(tǒng)參數(shù)同3.2節(jié)仿真參數(shù)。表2給出FPGA實(shí)現(xiàn)接收機(jī)的靈敏度測試結(jié)果，實(shí)現(xiàn)接收機(jī)接收靈敏度低于?132 dBm。

表2 FPGA實(shí)現(xiàn)接收機(jī)靈敏度測試

5 結(jié)束語

本文提出了一種基于FFT的并行多路下變頻新型算法，給出了分析和仿真結(jié)果，驗(yàn)證了算法的有效性。將該算法應(yīng)用于DBPSK多路并行接收機(jī)設(shè)計中，得到了良好的性能。最后給出了基于AD9361和Xilinx FPGA的實(shí)現(xiàn)方案，驗(yàn)證了算法的可實(shí)現(xiàn)性和良好性能。該方法充分利用了FFT的高效實(shí)現(xiàn)，相對于傳統(tǒng)的并行下變頻算法具有資源利用率高、實(shí)現(xiàn)復(fù)雜度低的特點(diǎn)，且解調(diào)性能與傳統(tǒng)DBPSK接收機(jī)性能僅相差1 dB，可以適用于大量終端節(jié)點(diǎn)并行通信的應(yīng)用需求。