王保坤，班 恬

（南京理工大學(xué)電子工程與光電技術(shù)學(xué)院，江蘇南京210094）

隨著超大規(guī)模集成電路技術(shù)的飛速發(fā)展，電路中各種錯(cuò)誤的發(fā)生是不可避免的。利用容錯(cuò)技術(shù)可以提高電路的可靠性[1]。近年來，集成電路（Integrated Circuits，IC）設(shè)計(jì)中由芯片功耗增大所帶來的挑戰(zhàn)引起了人們的廣泛關(guān)注[2]。一些具有容錯(cuò)能力的應(yīng)用工程（如多媒體處理、模式識(shí)別與機(jī)器學(xué)習(xí)等）在計(jì)算過程中可容納一些錯(cuò)誤。對于這些與人類聽覺或視覺等感官有密切關(guān)系的應(yīng)用場合，一些錯(cuò)誤可以忽略不計(jì)。這就為通過降低精度要求而實(shí)現(xiàn)節(jié)能設(shè)計(jì)提供了良好的機(jī)會(huì)。

先前的文獻(xiàn)已經(jīng)提出了不同種類的近似加法器結(jié)構(gòu)。文獻(xiàn)[3]提出了低位或門加法器（Lower-Part-OR Adder，LOA），它利用精確加法器來計(jì)算較高位的和，利用邏輯或門來計(jì)算較低位和的近似值。除此之外，不精確部分的最高兩位通過邏輯與門產(chǎn)生進(jìn)位輸入信號(hào)并傳遞給精確部分以提高整個(gè)近似加法器的運(yùn)算精度。相對于經(jīng)典精確加法器，LOA擁有更少的面積開銷與功率損耗，但其錯(cuò)誤率卻極高。文獻(xiàn)[4]提出了容錯(cuò)加法器（Error-Tolerant Adder I，ETAI）。這種加法器利用修改后的邏輯異或門來計(jì)算較低位的近似和，用精確加法器計(jì)算較高位的精確和。通過實(shí)驗(yàn)測試，該近似加法器對于較小輸入運(yùn)算的錯(cuò)誤率較高。為解決這一缺陷，該文獻(xiàn)作者在文獻(xiàn)[5]中提出了ETAII。利用分塊的思想，將整個(gè)電路結(jié)構(gòu)分成若干個(gè)子加法器模塊，這樣可以將整條進(jìn)位傳輸路徑截?cái)喑奢^短路徑，因而減少電路的延時(shí)與動(dòng)態(tài)功耗。為進(jìn)一步提高ETAII的正確率，文獻(xiàn)[5]提出了ETAM。與ETAII僅考慮前一個(gè)模塊的進(jìn)位信號(hào)不同，ETAM里的多個(gè)進(jìn)位產(chǎn)生模塊級(jí)聯(lián)為較高位的模塊提供進(jìn)位輸入信號(hào)。文獻(xiàn)[6]提出了精度可配置加法器（Accuracy-Configurable Approximate Adder，ACA adder）。該近似加法器可以運(yùn)行在精確模式與近似模式之下。它利用若干個(gè)子加法器來計(jì)算和的部分值，運(yùn)算精度較高。但由于電路配置了錯(cuò)誤檢測與糾正模塊，導(dǎo)致較大的功耗與面積。文獻(xiàn)[7]提出的預(yù)測進(jìn)位選擇加法器（Speculative Carry Select Addition，SCSA）的思想來自于對加法運(yùn)算進(jìn)位鏈的推斷。每個(gè)子模塊的進(jìn)位輸出信號(hào)僅由該模塊所有位來決定，通過數(shù)據(jù)選擇器來選擇不同情況下進(jìn)位輸出信號(hào)的數(shù)值，這將導(dǎo)致更大的面積與功耗。文獻(xiàn)[8]提出了一種非常有效的進(jìn)位推斷方法，該方法可保證近似加法器有較低的相對誤差，同時(shí)有較少的面積與功耗。

本文提出了一種具有混合結(jié)構(gòu)的新型近似加法器（HYB adder），該加法器可以在計(jì)算精度與其他性能參數(shù)之間獲取平衡。因?yàn)樽罡哂行辉谟?jì)算中起到了更為重要的作用，因此該加法器從最低位到最高位分別由3種不同精度、不同結(jié)構(gòu)的子模塊組成。

1 混合結(jié)構(gòu)近似加法器（HYB adder）

1.1 近似加法器的結(jié)構(gòu)

以16位加法器為例。將16位加數(shù)分成精確部分（高8位）與非精確部分（低8位）。精確部分由經(jīng)典精確加法器組成，如行波進(jìn)位加法器（Ripple Carry Adder，RCA）或超前進(jìn)位加法器（Carry Lookahead Adder，CLA）。非精確部分被分成兩個(gè)子模塊，其具體結(jié)構(gòu)如下說明：

1）低位部分：為截?cái)嘧畹?位加數(shù)的進(jìn)位傳遞路徑，此部分沒有進(jìn)位產(chǎn)生。圖1為1位精確加法器與1位近似加法器的卡諾圖（二者均不考慮進(jìn)位輸入信號(hào)）。近似加法器將和“10”轉(zhuǎn)化為“01”，因而此部分可采用邏輯或門來參與計(jì)算。這樣做可有效減少電路面積與延時(shí)。

圖1 精確1位加法器與近似1位加法器不考慮進(jìn)位輸入時(shí)的卡諾圖

2）中間部分：采用一種省略最低位進(jìn)位的近似超前進(jìn)位加法器來計(jì)算中間4位加數(shù)的和。設(shè)加法器第i位的兩個(gè)輸入分別為ai、bi，進(jìn)位輸入為ci。第i位的進(jìn)位傳遞信號(hào)pi與進(jìn)位產(chǎn)生信號(hào)gi的表達(dá)式如下所示：

第i位的近似進(jìn)位輸出與近似和由下式表示：

其中，i＞1。

如果pi=1，ci=ci-1，代表第i-1位的進(jìn)位輸出信號(hào)傳遞到了第i位來。如果gi=1，ci=1，代表了第i位產(chǎn)生了進(jìn)位輸出。該部分還將為高位精確部分產(chǎn)生一個(gè)進(jìn)位輸入信號(hào)，以增加運(yùn)算的精確度。下圖是16位HYB Adder的電路結(jié)構(gòu)圖：

圖2 16位HYB Adder的電路結(jié)構(gòu)圖

1.2 近似加法器的誤差特性分析

1）錯(cuò)誤率：將N位近似加法器分成三部分，其中包括m個(gè)較高位、p個(gè)中間位和l個(gè)較低位，即N=m+p+l。

最低部分的誤差分析：當(dāng)此部分任一位的兩個(gè)輸入同時(shí)為1時(shí)，即產(chǎn)生了進(jìn)位輸出信號(hào)，此時(shí)輸出結(jié)果錯(cuò)誤。因此，此部分產(chǎn)生錯(cuò)誤結(jié)果的概率為：

因此，近似超前進(jìn)位加法器的錯(cuò)誤率為：

表1列出了l與p取不同值時(shí)該近似加法器的錯(cuò)誤率（k=4）。

表1 l與p取不同值時(shí)的錯(cuò)誤率

2）誤差距離：相對于錯(cuò)誤率，誤差距離（Error Distance，ED）與平均誤差距離（Mean Error Distance，MED）可更有效地衡量近似電路的運(yùn)算性能[9]。對于近似加法器來說，ED是指精確的和（S）與近似的和（S’）之差的絕對值，即

其中，S是精確加法器的和，S’是近似加法器的和。

MED指對給定輸入向量下ED的平均值[9]，是評(píng)估多位加法器運(yùn)算性能的有效指標(biāo)。

其中，P(EDi)是EDi的概率，qi是加法器中第i位的錯(cuò)誤率。

為計(jì)算MED，本文利用Verilog HDL語言搭建了一個(gè)有效平臺(tái)，其結(jié)構(gòu)如圖3所示：

圖3 計(jì)算MED的平臺(tái)結(jié)構(gòu)圖

此平臺(tái)工作在clk的上升沿，由異步復(fù)位信號(hào)rst進(jìn)行初始化。其中，信號(hào)x代表精確加法器（Accurate Adder）模塊與近似加法器（Approximate Adder）模塊的輸入數(shù)據(jù)，其范圍是0～2N-1。比較模塊（Comparator）用以比較兩個(gè)加法器產(chǎn)生的輸出（ya與yap）。比較模塊中的計(jì)數(shù)器（count）用來計(jì)算在給定相同輸入下兩個(gè)加法器產(chǎn)生不同輸出的個(gè)數(shù)。由于遍歷所有輸入的組合，qi的值便可由count與2N之比得到。

2 比較與分析

本文將所提出的近似加法器用Verilog HDL語言描繪，并利用28納米的FD-SOI標(biāo)準(zhǔn)單元庫[10]在Cadence RTL Compiler下進(jìn)行了電路綜合。圖4給出了16位HYB Adder的電路結(jié)構(gòu)圖，其各個(gè)部分的位寬為m=8，l=p=4。

圖4 16位近似加法器綜合后的結(jié)構(gòu)圖

圖4中最下方的模塊為HYB Adder中的低位部分，即邏輯或門組成的模塊。中間位置為HYB Adder的中間部分結(jié)構(gòu)，即近似CLA。最上方則為高位部分，是精確加法器RCA模塊。

為了比較HYB Adder與其他加法器在面積、延時(shí)、功耗與誤差性能方面的表現(xiàn)，本文也對經(jīng)典精確加法器RCA以及其他4個(gè)已被提出的近似加法器進(jìn)行了電路綜合，各加法器的子模塊位寬都選擇了4位（k=4），精確部分都使用了相同的RCA電路結(jié)構(gòu)。LOA、ETA-I與HYB加法器的精確部分與不精確部分均為8位位寬。為保證電路可比性，我們沒有將ACA的錯(cuò)誤檢測與糾正電路考慮進(jìn)來，因?yàn)檫@樣會(huì)增加電路額外的面積開銷與延時(shí)。實(shí)驗(yàn)結(jié)果如下表所示。

表2 各16位加法器性能參數(shù)比較

由于完全利用邏輯或門進(jìn)行低位運(yùn)算，LOA擁有比HYB更小的面積與功耗，但HYB中間部分更為精確的運(yùn)算機(jī)制使其比LOA的錯(cuò)誤率更低。因?yàn)榻財(cái)嗔苏麄€(gè)或部分的進(jìn)位傳播路徑，所以ETA-I比HYB的延時(shí)與功耗更小。然而由于配置了修改后的異或門與控制信號(hào)產(chǎn)生單元，ETA-I的面積開銷比HYB更大。同時(shí)，ETA-I高達(dá)接近90%的錯(cuò)誤率可能會(huì)限制其在實(shí)際工程中的運(yùn)用。ACA在延時(shí)方面優(yōu)勢最突出，因?yàn)槠淇s短的進(jìn)位鏈減少了關(guān)鍵路徑延時(shí)。SCSA運(yùn)行速度較快且錯(cuò)誤率較低，但由于進(jìn)位選擇機(jī)制使其配置了包含兩個(gè)經(jīng)典精確加法器的窗口加法器，因此SCSA的面積開銷與功耗在所有加法器中最大。盡管HYB比ACA與SCSA的錯(cuò)誤率要高出不少，但ACA與SCSA的高位運(yùn)算精度卻不樂觀，這些都在其平均誤差距離上有所體現(xiàn)。在參與比較的所有加法器中，HYB的平均誤差距離最小，因此HYB在運(yùn)算電路的應(yīng)用是有很大意義的。

3 近似加法器在DCT/IDCT中的應(yīng)用

DCT/IDCT的圖像處理程序中包含了大量的加法、乘法與除法運(yùn)算[11-13]，我們將此程序中的所有32位的精確加法器替換成了32位的近似加法器（l=8，p=8，m=16）。

通常用峰值信噪比（Peak to Signal Noise Ratio，PSNR）來衡量圖像的失真程度[14-15]，其公式如（10）所示。PSNR的值越大，代表處理過的圖像失真越小。

其中，MAX代表圖像像素值的最大值，MSE為原始圖像I與經(jīng)過DCT/IDCT重構(gòu)后的圖像K（二者灰度圖的像素矩陣均為m×n）的均方誤差[16-17]，其定義如下：

表3是利用近似加法器重構(gòu)后圖像的PSNR值，圖5是重構(gòu)后的圖像。

表3 精確加法器與近似加法器PSNR值（dB）的比較

圖5 精確加法器與近似加法器重構(gòu)后的圖像

從表3可以看出，由近似加法器重構(gòu)后圖像的PSNR值僅僅比精確加法器重構(gòu)后圖像的PSNR值損失了一點(diǎn)，而這一點(diǎn)損失也可完全被人眼忽略。

4 結(jié)束語

本文基于近似的思想，提出了一種新型混合結(jié)構(gòu)的近似加法器HYB Adder。在故意犧牲一定精度的前提下，使加法器在延時(shí)、面積與功耗等性能參數(shù)方面有較大提升。本文搭建了近似加法器的誤差分析平臺(tái)以測試各加法器的錯(cuò)誤率及誤差距離。HYB Adder的平均誤差距離在所有加法器中最為優(yōu)秀。本文還利用Cadence RTL Compiler來綜合各加法器電路并得到其各項(xiàng)性能參數(shù)。從參數(shù)比較表可以看出，本文所提出的HYB Adder的速度與功耗遠(yuǎn)遠(yuǎn)優(yōu)于經(jīng)典精確加法器RCA。最后將近似加法器應(yīng)用到DCT/ICDT的圖像變換之中，重構(gòu)后的圖像與精確加法器重構(gòu)后的圖像幾乎沒有任何差別，由此證明了近似加法器的實(shí)用性。