續(xù)朋 潘中良

摘 要： 隨著半導(dǎo)體的生產(chǎn)技術(shù)進(jìn)入納米級(jí)，大規(guī)模集成電路（VLSI）的集成度不斷被提高。由于互連線之間的間距被迅速縮少，故互連線的耦合串?dāng)_效應(yīng)已經(jīng)嚴(yán)重影響了VLSI的整體性能。首先，提出一個(gè)三線耦合的等效電路模型，該模型結(jié)合了耦合電容和互感電感;其次，在該等效電路模型的基礎(chǔ)上，通過運(yùn)用解耦技術(shù)和ABCD參數(shù)矩陣的方法構(gòu)造一個(gè)精確計(jì)算三線耦合的互連串?dāng)_延時(shí)模型;此外，還對(duì)比和分析了雙線耦合和三線耦合的延時(shí)性能;最后，研究互連間距對(duì)串?dāng)_延時(shí)的影響。實(shí)驗(yàn)數(shù)據(jù)結(jié)果顯示，采用非并行布線規(guī)則和增大互連間距均能有效降低串?dāng)_延時(shí)，提出的多根互連線的串?dāng)_延時(shí)模型和Spice仿真結(jié)果保持了高度的一致性。

關(guān)鍵詞： 大規(guī)模集成電路; 互連耦合; 串?dāng)_延時(shí); 解耦技術(shù); ABCD參數(shù)矩陣; 互連間距

中圖分類號(hào)： TN47?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2018）12?0019?05

Abstract： With the semiconductor production technology going into the nanoscale level， the integration level of the very large scale integrated circuit （VLSI） is constantly improved. The coupling crosstalk effect of interconnected lines has seriously affected the overall performance of the VLSI due to the rapid reduction of the spacing between interconnected lines. Therefore， an equivalent circuit model based on three?line coupling is proposed， in which coupling capacitance and mutual inductance are combined. On the basis of the equivalent circuit model， an interconnection crosstalk delay model for accurate calculation of three?line coupling was constructed by adopting the decoupling technique and ABCD parameter matrix approach. The time delay performances of two?line coupling and three?line coupling were compared and analyzed. The influence of interconnection spacing on crosstalk delay was studied. The results from experimental data show that both applying the non?parallel routing rule and increasing the interconnection spacing can effectively reduce the crosstalk delay. The proposed crosstalk delay model for multiple interconnected lines maintains high consistency with the SPICE simulation results.

Keywords： VLSI; interconnection coupling; crosstalk delay; decoupling technique; ABCD parameter matrix; interconnection spacing

隨著硅互補(bǔ)金屬氧化物半導(dǎo)體（CMOS）的生產(chǎn)工藝不斷提高，集成電路的最小特征尺寸不斷縮小，因此大規(guī)模集成電路（VLSI）的互連總長度和復(fù)雜度急劇增加。半導(dǎo)體集成電路的生產(chǎn)工藝已進(jìn)入了納米級(jí)，故互連線之間的間距被迅速縮小。隨之而來，互連線之間產(chǎn)生了耦合電容和互感電感，而納米級(jí)互連線的耦合電容值甚至是其對(duì)地電容的幾倍，故互連線之間形成的耦合串?dāng)_不能再被忽略[1?4]。未來隨著集成電路的最小特征尺寸繼續(xù)縮小，由耦合串?dāng)_形成的互連延時(shí)必定會(huì)成為影響VLSI總體性能的重要因素，因此如何精確計(jì)算和降低互連線的串?dāng)_延時(shí)是本文的工作重點(diǎn)。

1 三根互連線的耦合等效電路

根據(jù)伯克利科技預(yù)測模型（BPTM）[5]，一個(gè)典型的三線并行互連結(jié)構(gòu)如圖1所示。 圖中：t和w分別是互連線的高和寬;s表示互連間距;h是互連線底端到接地端之間的介質(zhì)層厚度。

2 串?dāng)_延時(shí)模型

通?；ミB串?dāng)_是由并行的互連線間存在耦合電容和互感電感形成的，如圖2所示，[C12]，[C23] 均是耦合電容，[M12]，[M23] 和[M13]均是互感電感。由于本文研究的模型是多線耦合，故將上述的耦合電容和互感電感分別表示為[Cij]和[Mij]（i，j=1，2，3）?；ミB串?dāng)_可被分成動(dòng)態(tài)串?dāng)_和功能串?dāng)_。處在功能串?dāng)_時(shí)，比如圖2中的線2和線3均沒有輸入信號(hào)，而線1輸入一個(gè)階躍信號(hào)，此時(shí)線2和線3的輸出信號(hào)即是功能串?dāng)_，功能串?dāng)_即是輸出噪聲。而處在動(dòng)態(tài)串?dāng)_下，三根互連線同時(shí)輸入不同的邏輯跳變方向的階躍信號(hào)，其跳變方向可以從邏輯狀態(tài)0跳變至1，也可從1跳變到0。因此動(dòng)態(tài)串?dāng)_可分成同相串?dāng)_和反相串?dāng)_，例如線1和線2的輸入信號(hào)均同時(shí)從邏輯0跳變到1，此時(shí)這雙線間形成了同相串?dāng)_;如果線1和線2其中一根線的輸入信號(hào)從邏輯0跳變到1，另外一條線同時(shí)從邏輯1跳變到0， 則此雙線間形成了反相串?dāng)_。

本文定義了線2與線1和線3的三種耦合狀態(tài)，X耦合狀態(tài)：線2與線1和線3的輸入電壓信號(hào)均同時(shí)從邏輯0跳變到1，即[α12=α32=1];Y耦合狀態(tài)：線2的輸入電壓信號(hào)從邏輯0跳變到1，線1和線3其中一根線的輸入從邏輯1跳變到0，而另外一根線的輸入從邏輯0跳變到1，即[α12=1，α32=-1] 或[α12=-1，α32=1];Z耦合狀態(tài)：線2的輸入從邏輯0跳變到線1，而線1和線3的輸入均同時(shí)從邏輯1跳變到0， 即[α12=α32=-1]。 X狀態(tài)可以理解為線2與線1為同相串?dāng)_，線2與線3也為同相串?dāng)_;同理Y狀態(tài)則可理解為線2與線1和線3中的一條線為同相串?dāng)_，與另外一條線為反相串?dāng)_;Z狀態(tài)則可理解為線2與1和3之間均為反相串?dāng)_。為了分析三線耦合的串?dāng)_延時(shí)，根據(jù)時(shí)域輸出響應(yīng)的電壓峰值的一半得到50%比例延時(shí)[10]。對(duì)于處在不同長度量級(jí)和不同的耦合狀態(tài)下線2的串?dāng)_延時(shí)如圖5所示。

根據(jù)圖5所示，串?dāng)_延時(shí)在這三個(gè)長度量級(jí)中均隨長度的增加而增加。另外其中任一長度量級(jí)里，X狀態(tài)的串?dāng)_延時(shí)比Y的串?dāng)_延時(shí)小，Y狀態(tài)的串?dāng)_延時(shí)比Z的串?dāng)_延時(shí)小。這是由于在X，Y和Z三種狀態(tài)下，其 Miller耦合電容分別為0，[2Cc]和[4Cc]。由于這三種情況下的對(duì)地電容值一樣，因此耦合電容值越大，則需要更多的充放電時(shí)間達(dá)到輸出響應(yīng)的穩(wěn)定值[3?4，11]，故Z的串?dāng)_延時(shí)最大。根據(jù)圖5的曲線走勢可知， 當(dāng)線2處于X耦合狀態(tài)下， 其串?dāng)_延時(shí)分別在這三個(gè)量級(jí)隨長度的增加而增加的很緩慢，然而當(dāng)線2處于Z狀態(tài)下， 其串?dāng)_延時(shí)在這三個(gè)量級(jí)中隨長度的增加均迅速增加。例如線2處在全局級(jí)（[L=6 000 μm]）時(shí)，X，Y和Z狀態(tài)下的串?dāng)_延時(shí)分別為0.659 ns，2.473 ns和4.286 ns，這時(shí)Z狀態(tài)下的串?dāng)_延時(shí)約是X的7倍。這是由于X狀態(tài)下，線2與另外兩條線均為同相串?dāng)_，而同相串?dāng)_不存在Miller耦合電容，則X狀態(tài)下線2的等效電容值等于對(duì)地電容值;而處于Z狀態(tài)下，線2與另外兩條線均為反相串?dāng)_，此時(shí)線2的耦合電容值最大（[4Cc]），故等效電容取到最大值。圖5的Spice仿真結(jié)果與本文的解析模型結(jié)果非常近似，經(jīng)過實(shí)驗(yàn)數(shù)據(jù)分析，這三個(gè)不同量級(jí)的Spice仿真結(jié)果與本文模型結(jié)果的平均誤差分別是3.54%，3.19%和3.68%。

3.2 雙線耦合的互連線延時(shí)

本文在對(duì)雙線耦合模型進(jìn)行分析時(shí)，只需要將上述的三線耦合模型中的線3去掉即可。同樣本文以線2為研究對(duì)象，這時(shí)線2與線1的串?dāng)_可分為同相耦合和反相耦合兩種。為了分析和對(duì)比三線耦合與雙線耦合之間的延時(shí)性能差異，考慮到三線耦合在X狀態(tài)下，線2與另外兩條線均是同相耦合;在Z狀態(tài)下，線2與另外兩條線均是反相耦合。故本文分別將線2處在三線耦合的X狀態(tài)與雙線耦合的同相串?dāng)_進(jìn)行對(duì)比，同時(shí)線2處在三線耦合的Z狀態(tài)與雙線耦合的反相串?dāng)_也進(jìn)行對(duì)比，其延時(shí)結(jié)果如表2所示，這里只分析了全局級(jí)中不同長度的串?dāng)_延時(shí)。

根據(jù)表2可知，當(dāng)線2處在三線耦合的X狀態(tài)和雙線耦合的同相串?dāng)_這兩種情況下，其串?dāng)_延時(shí)幾乎沒有區(qū)別。當(dāng)處在這兩種狀態(tài)下，線2的耦合電容均為0，互感電感分別為[2Mm]和[Mm]。然而三線耦合的Z狀態(tài)下的串?dāng)_延時(shí)幾乎均是雙線耦合的反相串?dāng)_的2倍。此時(shí)線2在這兩種不同模型時(shí)的耦合電容分別為[4Cc]和[2Cc]，互感分別為[-2Mm]和[-Mm]。故互連線的串?dāng)_延時(shí)主要是由耦合電容決定，互感電感對(duì)串?dāng)_延時(shí)的作用并不突出。另外由表2的數(shù)據(jù)可知，當(dāng)處于反相串?dāng)_時(shí)，三線耦合的延時(shí)約是雙線耦合的2倍，故采取非并行布線規(guī)則可有效地降低互連反相串?dāng)_延時(shí)，即減少并行互連線的根數(shù)或減少并行長度。

3.3 互連間距對(duì)串?dāng)_延時(shí)的影響

本文以三線耦合模型為分析對(duì)象，具體分析了互連間距對(duì)串?dāng)_延時(shí)的影響。對(duì)于處在不同量級(jí)和不同的耦合狀態(tài)的線2隨互連間距變化的串?dāng)_延時(shí)見圖6。

由圖6可知，對(duì)于三線耦合的Y和Z兩個(gè)耦合狀態(tài)，線2的串?dāng)_延時(shí)在這三個(gè)不同的量級(jí)中均隨互連間距的增加而減少;而X狀態(tài)下，線2的串?dāng)_延時(shí)不隨互連間距的增加而改變。這是由于X狀態(tài)下不存在耦合電容，而在Y和Z兩種狀態(tài)下，隨著互連間距的增加，線2的耦合電容迅速減小。另外當(dāng)線2處于延時(shí)最大的耦合狀態(tài)（Z狀態(tài)），增大互連間距能大幅降低延時(shí)。例如線2處于全局級(jí)時(shí)（[L=5 000 μm]），互連間距為[0.1 μm]時(shí)的串?dāng)_延時(shí)大約是間距為[0.5 μm]時(shí)的4倍。故增大互連間距能大幅降低由耦合電容形成的串?dāng)_延時(shí)。圖6的Spice仿真結(jié)果與本文的解析模型的結(jié)果非常相近，經(jīng)過實(shí)驗(yàn)數(shù)據(jù)分析，其最大誤差在這三個(gè)不同的長度量級(jí)中是3.46%。基于以上實(shí)驗(yàn)結(jié)果可知，處于三線模型的互連線2，當(dāng)其與另外兩條線均處于反相耦合時(shí)（Z狀態(tài)）的串?dāng)_延時(shí)最大，與另外兩條線均處于同相耦合時(shí)（X狀態(tài)）的串?dāng)_延時(shí)最小。相比較雙線耦合，三線耦合的最大反相延時(shí)（Z狀態(tài)）比雙線耦合的反相延時(shí)大，因此采用非并行布線規(guī)則能有效降低互連串?dāng)_延時(shí)。另外增大互連間距也可大幅降低互連串?dāng)_延時(shí)。

4 結(jié) 論

本文提出一個(gè)三線耦合的等效電路模型，該模型同時(shí)考慮了耦合電容和互感的影響。通過運(yùn)用解耦技術(shù)和ABCD參數(shù)矩陣的方法構(gòu)造一個(gè)精確計(jì)算三線耦合的串?dāng)_延時(shí)模型。通過運(yùn)用該解析模型發(fā)現(xiàn)，處于中間的互連線與另外兩條線均是反相串?dāng)_時(shí)的延時(shí)最大。同時(shí)本文將該三線耦合模型與雙線耦合進(jìn)行延時(shí)對(duì)比，雙線耦合的反相延時(shí)要小于三線耦合的反相延時(shí)，故采取非并行布線規(guī)則可有效地降低串?dāng)_延時(shí)。最后本文研究了互連間距對(duì)三線耦合的串?dāng)_延時(shí)的影響，得出增大互連間距可大幅降低由耦合電容形成的串?dāng)_延時(shí)。本文提出的解析模型與Spice仿真軟件結(jié)果之間的誤差均保持在5%以內(nèi)。因此本文對(duì)著重考慮延時(shí)性能的VLSI半導(dǎo)體芯片的互連時(shí)鐘網(wǎng)絡(luò)和互連路由結(jié)構(gòu)的設(shè)計(jì)提供了有意義的參考。

注：本文通訊作者為潘中良。

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