劉 永 田 宇 姜云濤 郜詩(shī)佳

(1.北京航天自動(dòng)控制研究所，北京 100854；2.宇航智能控制技術(shù)國(guó)家級(jí)重點(diǎn)實(shí)驗(yàn)室，北京 100854)

1 引 言

激光火工品以其抗電磁干擾能力強(qiáng)、強(qiáng)電磁干擾環(huán)境生存能力強(qiáng)等特點(diǎn)，在國(guó)內(nèi)外得到越來(lái)越廣泛的應(yīng)用[1]。然而，激光火工品起爆回路可能由于光纖損傷、折斷，端面污染等原因，影響激光火工品正常起爆[2]。由于火工品屬于消耗品，使用真實(shí)火工品測(cè)試起爆回路不但經(jīng)濟(jì)性差，而且測(cè)試過(guò)程危險(xiǎn)性高。因此，在真實(shí)火工品上裝之前，利用火工品等效測(cè)量裝置對(duì)起爆系統(tǒng)進(jìn)行完整性檢查可以極大提高火工品起爆的可靠性。

目前，針對(duì)火工品等效器的研究成果多集中于電起爆系統(tǒng)[3～5]，而激光火工品起爆系統(tǒng)及火工品測(cè)試仍以人工方式為主[6]，即檢測(cè)人員利用光功率計(jì)測(cè)量起爆光纖末端的平均光功率。人工方式檢測(cè)方法簡(jiǎn)單、易行，但是存在如下問(wèn)題：1)測(cè)試過(guò)程隨機(jī)誤差大。測(cè)量精度受測(cè)試環(huán)境、光功率計(jì)精度和測(cè)試人員等因素影響，測(cè)量重復(fù)精度不高；2)測(cè)試效率低。每次測(cè)試僅能完成單一起爆通路的測(cè)試，多路測(cè)試過(guò)程復(fù)雜、效率低；3)安全性差。測(cè)試人員直接接觸高功率激光，存在一定的職業(yè)風(fēng)險(xiǎn)；4)無(wú)法完成時(shí)序測(cè)量。通常情況下，起爆系統(tǒng)時(shí)序指令寬度約50ms，人工根本無(wú)法有效測(cè)量指令時(shí)序。

為了解決上述難題，在借鑒文獻(xiàn)[7,8]光電探測(cè)組件設(shè)計(jì)的基礎(chǔ)上，本文設(shè)計(jì)了一種基于FPGA和CPCI總線的激光火工品等效測(cè)量裝置(下文簡(jiǎn)稱“等效測(cè)量裝置”)，該裝置以FPGA為核心，利用光電探測(cè)器(Photo-electricity Detector, PD)測(cè)量起爆系統(tǒng)發(fā)出的激光功率，并對(duì)點(diǎn)火脈沖時(shí)序指令進(jìn)行檢測(cè)，同時(shí)提供CPCI總線接口以滿足板卡與上位機(jī)之間高速數(shù)據(jù)交換的需求，進(jìn)而實(shí)現(xiàn)了對(duì)激光火工品通路和時(shí)序指令等多參數(shù)的實(shí)時(shí)檢測(cè)。

2 系統(tǒng)構(gòu)成及原理

等效測(cè)量裝置邏輯結(jié)構(gòu)框圖如圖 1所示。圖中所示等效測(cè)量裝置主要由控制檢測(cè)電路和光路兩部分組成，其中，控制檢測(cè)電路包括PD檢測(cè)電路、調(diào)理單元電路、多路模擬開(kāi)關(guān)、A/D采樣電路、FPGA、DDRII高速緩存區(qū)、CPCI通訊單元、電源電路和時(shí)鐘電路等九部分組成；光路部分主要包括光纖連接器、光衰減器和光纖等三部分。

圖1 激光火工品等效測(cè)量裝置邏輯結(jié)構(gòu)框圖Fig.1 Logic block diagram of laser initiating system equivalent

等效測(cè)量裝置的工作原理為：激光火工品起爆系統(tǒng)發(fā)出的起爆激光通過(guò)光纖連接器進(jìn)入光衰減器(光衰減器的衰減率為20dB)，光衰減器輸出激光到PD，等效測(cè)量裝置FPGA在接收到上位機(jī)通過(guò)CPCI總線發(fā)出控制指令后，啟動(dòng)A/D采樣(利用多路模擬開(kāi)關(guān)通過(guò)分時(shí)切換的方式完成4通道A/D采樣)，完成對(duì)PD變換器的輸出測(cè)量，并將數(shù)據(jù)緩存于板載存儲(chǔ)空間內(nèi)，以備上位機(jī)讀取和使用。由于起爆激光功率高，為了避免PD飽和輸出，本文在進(jìn)行A/D采樣之前利用光衰減器得到符合PD量程的待測(cè)激光，從而降低了光電轉(zhuǎn)換電路的設(shè)計(jì)難度。

3 等效測(cè)量裝置關(guān)鍵電路原理分析

3.1 光電探測(cè)器(PD)檢測(cè)電路設(shè)計(jì)

本文設(shè)計(jì)選取了OSI Opotoelectronics生產(chǎn)的PN型FCI-InGaAs系列PD敏感起爆激光。PN型PD在受到光照時(shí)會(huì)產(chǎn)生一個(gè)與照度成正比的小電流，其入射光敏感波長(zhǎng)范圍為(500～1 000)nm，允許接收的光功率范圍為(-60～16)dB，其積分敏感度為0.9mA/mW，暗電流約(10-11～10-10)A。為了縮短PN結(jié)耗盡層寬度，提高光譜響應(yīng)靈敏度，需要在PD兩端施加反向偏置電壓，并利用外接負(fù)載電阻實(shí)現(xiàn)光電流的輸出和I/V轉(zhuǎn)換。I/V轉(zhuǎn)換測(cè)量電橋如圖 2所示，圖中R1，R2，R3和PD構(gòu)成測(cè)量電橋，電路輸出雙端信號(hào)(uPD_N、uPD_P)到信號(hào)調(diào)理單元電路。

圖2 電流-電壓轉(zhuǎn)換電路Fig.2 Current-to-voltage conversion circuit

以等效測(cè)量裝置單通道起爆激光輸入光功率3 000mW為例，經(jīng)過(guò)光衰減器后PD的輸入光功率為30mW，結(jié)合PD的積分敏感度可知，光探測(cè)器最大響應(yīng)電流為0.27A，故此起爆激光輸入下，雙端信號(hào)uPD的范圍為(-0.27～0)V。

3.2 調(diào)理單元電路設(shè)計(jì)

調(diào)理電路的性能在很大程度上影響著等效測(cè)量裝置的性能，為了保證光電變換得到信號(hào)的品質(zhì)，調(diào)理電路需要具有如下特性：1)確保檢測(cè)電路在動(dòng)態(tài)光輸入作用下具有足夠的頻率響應(yīng)，能對(duì)復(fù)雜信號(hào)(如光信號(hào)階躍輸入)進(jìn)行無(wú)頻率失真的變換；2)降低光電變換中的噪聲影響，提高整個(gè)測(cè)量系統(tǒng)的精度。光電探測(cè)器主要噪聲源為產(chǎn)生-復(fù)合噪聲和1/f噪聲[9]，需要設(shè)計(jì)低通濾波器對(duì)高頻測(cè)量噪聲進(jìn)行濾波處理。

圖3 信號(hào)調(diào)理電路Fig.3 Signal processing circuit

本文所設(shè)計(jì)的調(diào)理單元電路如圖 3所示，包括兩級(jí)放大部分和一級(jí)電壓跟隨部分。前置級(jí)放大電路使用ISL28533儀表運(yùn)算放大器u21完成差模輸入的放大，而后再經(jīng)過(guò)由元器件C21，C22，R23，R24，R25和u22(使用OP27運(yùn)算放大器)構(gòu)成中間級(jí)放大電路，進(jìn)行低通濾波和信號(hào)二次放大。最后設(shè)置由U23(使用OP27運(yùn)算放大器)組成的電壓跟隨電路，實(shí)現(xiàn)電路隔離作用。

在調(diào)理單元電路中，由u21組成的前置級(jí)放大電路的放大倍數(shù)設(shè)定為2，中間級(jí)放大電路的低通濾波部分截止頻率設(shè)計(jì)為

式中：R25，R24，C22，C21——分別代表電阻R25的阻值，R25=10kΩ，電阻R24的阻值，R24=2.5kΩ，電容C22的容值，C22=100pF，電容C21的容值，C21=100pF。

濾波器品質(zhì)因數(shù)

式中：R23——代表電阻R23的阻值2.5kΩ。

濾波器放大倍數(shù)

從濾波器品質(zhì)因數(shù)可以看出，本文所設(shè)計(jì)的低通濾波器具有較好的頻率分辨能力，通頻帶具有足夠頻率響應(yīng)能力，在截止頻率處可以快速抑制噪聲影響，滿足光電變換信號(hào)的調(diào)理需求。

3.3 AD采樣電路

等效測(cè)量裝置中A/D采樣電路的精度很大程度上決定了系統(tǒng)對(duì)起爆激光功率測(cè)量的精度。本設(shè)計(jì)選用ANALOG DEVICES(AD)公司生產(chǎn)的AD7091低功耗12位A/D轉(zhuǎn)換芯片，該芯片輸入電壓Vdd=(2.09～5.25)V，模擬量輸入范圍0～Vdd，額定功耗1.1mW。A/D轉(zhuǎn)換電路如圖 4所示。圖中AD7091采用SPI串行接口與FPGA交換數(shù)據(jù)，SDO為串行數(shù)據(jù)輸出端，外加100Ω上拉電阻，連接至FPGA IO引腳，/CS為片選信號(hào)。/CONVEST引腳接收啟動(dòng)A/D轉(zhuǎn)換指令，當(dāng)/CONVEST為下降沿時(shí)，觸發(fā)芯片開(kāi)始進(jìn)行A/D轉(zhuǎn)換。VIN引腳為uAD采樣模擬量輸入。

圖4 AD4079采樣電路Fig.4 Sampling circuit using AD4079

根據(jù)前文設(shè)計(jì)可以測(cè)算信號(hào)uAD輸入范圍(0～2.16)V，使用3.3V電源為AD7091供電能夠滿足uAD采樣輸入范圍要求。同時(shí)，可以進(jìn)一步計(jì)算得到A/D采樣電路的分辨率為

(4)

式中：A——調(diào)理電路放大倍數(shù)，A=8；R1——電阻R1的阻值，R1=10Ω；N——光路衰減比例，N=100；kPD——PD的積分敏感度，kPD=0.9mA/mW。代入數(shù)據(jù)后可得，A/D采樣電路分辨率d=1.12mW，滿足等效測(cè)量裝置采樣精度需求。

3.4 電源設(shè)計(jì)

等效測(cè)量裝置內(nèi)部使用的放大器、FPGA、DDRII SDRAM和CPCI接口芯片使用電源種類繁多。邏輯芯片Virtex 5系列XC5VSX50T FPGA需要使用1.0V內(nèi)核電壓、2.5V參考電壓和3.3V外設(shè)電壓。DDRII SDRAM需要使用0.9V和1.8V兩種直流電源供電。CPCI接口芯片需要使用3.3V供電。放大電路需要±5V電源。為了適應(yīng)上述復(fù)雜的供電體系，本文采用一級(jí)DC/DC供電和二級(jí)LDO的二級(jí)供電體系。一級(jí)DC/DC電路將上位機(jī)主機(jī)輸入的+12V直流供電進(jìn)行降壓和濾波，電路使用Linear公司生產(chǎn)的LT8471電源芯片，該芯片的輸入電壓范圍為DC(6～32)V，輸出電壓為DC 5V、DC -5V，效率達(dá)到80%以上，芯片電路如圖 5所示。二級(jí)LDO轉(zhuǎn)換電路將輸入的5V電源轉(zhuǎn)換為板載各器件需要的供電電壓。

圖5 板載DC/DC模塊電路Fig.5 Circuit of DC/DC power module on board

3.5 存儲(chǔ)空間

存儲(chǔ)器的性能決定了等效測(cè)量裝置采樣電路的性能。為了適應(yīng)激光火工品等效器高速、大數(shù)據(jù)量的特點(diǎn)，本文設(shè)計(jì)了一個(gè)雙DDRII SDRAM的數(shù)據(jù)存儲(chǔ)系統(tǒng)。兩塊DDRII SDRAM組成一簇存儲(chǔ)空間，利用DDRII SDRAM高速、大容量、性價(jià)比高等特點(diǎn)，實(shí)現(xiàn)數(shù)據(jù)連續(xù)采樣-緩存。

由于DDRII SDRAM在時(shí)鐘上升沿和下降沿都進(jìn)行數(shù)據(jù)采樣，因此在硬件電路設(shè)計(jì)布線過(guò)程中優(yōu)先布局?jǐn)?shù)據(jù)信號(hào)線DQ，其次布局差分選通信號(hào)線DQS，時(shí)鐘信號(hào)線CK，反饋信號(hào)線。同時(shí)，數(shù)據(jù)信號(hào)線、差分選通信號(hào)線和時(shí)鐘信號(hào)線的使用0.762mm的銅質(zhì)帶狀線，長(zhǎng)度控制在5.08mm以內(nèi)，以保證DDRII SDRAM讀操作和寫(xiě)操作時(shí)序具有更短的時(shí)鐘建立時(shí)間、保持時(shí)間。

3.6 CPCI接口設(shè)計(jì)

PCI9656負(fù)責(zé)完成CPCI總線的申請(qǐng)和數(shù)據(jù)傳輸，整個(gè)總線申請(qǐng)和數(shù)據(jù)傳輸過(guò)程需要上位機(jī)CPCI總線和板卡的局部總線配合完成。PCI9656起到了一個(gè)橋接作用，它的一端連接上位機(jī)CPCI總線，另一端連接板卡局部總線，由于CPCI總線的申請(qǐng)和釋放由PCI9656和上位機(jī)操作系統(tǒng)配合完成，因此本文CPCI接口設(shè)計(jì)僅需要考慮板卡局部總線。

根據(jù)PCI9656用戶手冊(cè)可知，其接口包括CPCI總線、局部總線接口和EEPROM串行接口。EEPROM串行接口用于上電后對(duì)PCI9656內(nèi)部寄存器的配置。局部總線接口主要包括LHOLD，LHOLDA，/ADS，/READY，LWR等握手信號(hào)，以及數(shù)據(jù)總線LD、地址總線LA。由于PCI9656局部總線具有M，C，J三種工作模式，區(qū)別主要體現(xiàn)在地址總線和數(shù)據(jù)總線是否復(fù)用，為了降低系統(tǒng)的復(fù)雜程度，故本文選用C模式作為FPGA與PCI9656連接的局部總線的工作模式。PCI9656接口電路如圖 6所示。

圖6 CPCI接口電路示意圖Fig.6 CPCI interface circuit

4 控制邏輯

根據(jù)等效測(cè)量裝置的設(shè)計(jì)需求，本文在FPGA內(nèi)部開(kāi)辟了一系列存儲(chǔ)空間，上層應(yīng)用軟件可以通過(guò)設(shè)置寄存器的方式控制等效測(cè)量裝置的工作狀態(tài)。同時(shí)，將FPGA內(nèi)部接口模塊分為存儲(chǔ)管理模塊、局部總線控制模塊、A/D控制模塊、時(shí)鐘模塊等。邏輯實(shí)現(xiàn)框圖如圖 7所示。下文針對(duì)存儲(chǔ)管理和A/D采樣等關(guān)鍵模塊的邏輯實(shí)現(xiàn)進(jìn)行詳細(xì)論述。

圖7 FPGA邏輯實(shí)現(xiàn)框圖Fig.7 FPGA logic diagram

4.1 A/D功能實(shí)現(xiàn)

A/D采樣過(guò)程需要通過(guò)FPGA配置A/D芯片后觸發(fā)A/D轉(zhuǎn)換，等待A/D轉(zhuǎn)換完成后，通過(guò)SPI總線將數(shù)據(jù)讀入。具體過(guò)程如下：首先，將FPGA配置為3線SPI總線主機(jī)模式，/CS信號(hào)由一個(gè)通用I/O接口輸出，時(shí)鐘SCLK由內(nèi)部時(shí)鐘分頻得到，相位和極性配置均為0。而后，產(chǎn)生A/D轉(zhuǎn)換開(kāi)始信號(hào)AD_CONVST_TRIG(連接至AD芯片引腳/CONVEST)啟動(dòng)采樣，計(jì)數(shù)器AD_TIMER從設(shè)定值A(chǔ)D_TIMER_VALUE開(kāi)始自減。當(dāng)計(jì)數(shù)器AD_TIMER自減到0時(shí)(650ns后)，F(xiàn)PGA通過(guò)I/O接口輸出/CS信號(hào)并維持，而從SDO接口讀入數(shù)據(jù)，經(jīng)過(guò)12個(gè)SCLK周期后數(shù)據(jù)全部讀入FPGA內(nèi)部，此時(shí)釋放/CS完成數(shù)據(jù)讀取時(shí)序，并將數(shù)據(jù)按照DDRII SDRAM寫(xiě)時(shí)序?qū)?shù)據(jù)發(fā)送至RAM存儲(chǔ)器。當(dāng)讀時(shí)序結(jié)束后，AD采樣管理模塊重新回到idle狀態(tài)。A/D采樣仿真時(shí)序如圖 8所示。

圖8 A/D轉(zhuǎn)換時(shí)序序列Fig.8 A/D conversion time sequence

4.2 雙SDRAM乒乓存儲(chǔ)機(jī)制

為了提升CPCI總線的數(shù)據(jù)傳輸效率，需要使用DMA的方式實(shí)現(xiàn)數(shù)據(jù)“段傳輸”，即當(dāng)DDRII SDRAM存貯空間存滿后啟動(dòng)CPCI總線傳輸，但是此時(shí)數(shù)據(jù)采樣和記錄過(guò)程不應(yīng)中斷。為了解決上述矛盾，本文采用了雙SDRAM乒乓存儲(chǔ)機(jī)制。所謂雙SDRAM乒乓存儲(chǔ)機(jī)制是指，存儲(chǔ)過(guò)程中，F(xiàn)PGA需要控制一片SDRAM讀數(shù)據(jù)的時(shí)候，另一片SDRAM寫(xiě)入數(shù)據(jù)，讀和寫(xiě)操作并行進(jìn)行，保證數(shù)據(jù)記錄過(guò)程不間斷。

如圖 7所示，data_in為數(shù)據(jù)輸入SDRAM，data_out為數(shù)據(jù)輸出SDRAM，wrt_sel[0：1]為寫(xiě)入數(shù)據(jù)片選信號(hào)。雙SDRAM乒乓存儲(chǔ)操作方式如下：當(dāng)SDRAM0執(zhí)行“寫(xiě)操作”時(shí)，F(xiàn)PGA通過(guò)內(nèi)部“非”門(mén)取反輸出wrt_sel[0]=1，wrt_sel[1]=0，采樣數(shù)據(jù)則通過(guò)data_in寫(xiě)入SDRAM0，而SDRAM1的數(shù)據(jù)則執(zhí)行“讀操作”；當(dāng)SDRAM1執(zhí)行“寫(xiě)操作”時(shí)，F(xiàn)PGA輸出wrt_sel[0]=0，wrt_sel[1]=1，采樣數(shù)據(jù)則通過(guò)data_in寫(xiě)入SDRAM1，而SDRAM0的數(shù)據(jù)則執(zhí)行“讀操作”。因此，兩片SDRAM進(jìn)行交替讀寫(xiě)，提高了SDRAM的數(shù)據(jù)吞吐能力，保證數(shù)據(jù)讀寫(xiě)過(guò)程中數(shù)據(jù)采樣的連續(xù)性。

5 測(cè)試結(jié)果與分析

為了驗(yàn)證激光火工品等效測(cè)量裝置的性能，本文搭建了一套激光火工品起爆驗(yàn)證系統(tǒng)。系統(tǒng)的工作原理為：起爆激光光源發(fā)出的激光經(jīng)過(guò)光纖連接器進(jìn)入激光火工品等效裝置，等效裝置對(duì)激光進(jìn)行衰減、采樣后得到電信號(hào)，再經(jīng)過(guò)調(diào)理電路和A/D采樣得到光功率數(shù)據(jù)，最后上位機(jī)對(duì)光功率信息進(jìn)行存儲(chǔ)或傳輸處理。起爆激光光源的主要技術(shù)指標(biāo)如表 1所示。

表1 起爆激光光源主要技術(shù)參數(shù)

Tab.1 Initiating laser source specifications

測(cè)試過(guò)程使用3個(gè)激光點(diǎn)火通路，點(diǎn)火通路按照?qǐng)D 9時(shí)序關(guān)系發(fā)出火工品起爆激光，測(cè)試結(jié)果如圖 10所示。

圖10 等效測(cè)量裝置采樣結(jié)果Fig.10 Sampled data of the equivalent instrument

通過(guò)比較通路時(shí)序圖和采樣結(jié)果可以看出，通道1、通道2和通道3時(shí)序?qū)挾染鶠?0.0ms，各通道起爆激光時(shí)序關(guān)系與圖 9要求一致，說(shuō)明系統(tǒng)多路時(shí)序采樣功能工作正常，采樣結(jié)果滿足設(shè)計(jì)要求。進(jìn)一步將各通路對(duì)激光脈沖的采樣結(jié)果進(jìn)行分析(如圖 11～圖 13所示)可知，每一通路到采樣得到的激光脈沖幅值均為3.00W，激光脈沖建立/關(guān)斷時(shí)間均小于0.5ms，與激光發(fā)生器光源特性一致，說(shuō)明等效測(cè)量裝置各通路采樣精度滿足設(shè)計(jì)要求。綜上可知，此試驗(yàn)驗(yàn)證了等效測(cè)量裝置方案設(shè)計(jì)的正確性和工程實(shí)踐的可行性。

圖11 通道1點(diǎn)火激光脈沖采樣結(jié)果Fig.11 Sampled data of the initiating laser in channel 1

圖12 通道2點(diǎn)火激光脈沖采樣結(jié)果Fig.12 Sampled data of the initiating laser in channel 2

圖13 通道3點(diǎn)火激光脈沖采樣結(jié)果Fig.13 Sampled data of the initiating laser in channel 3

6 結(jié)束語(yǔ)

針對(duì)多路激光火工品等效測(cè)量問(wèn)題，本文設(shè)計(jì)了基于FPGA和CPCI總線的激光火工品等效測(cè)量裝置。該裝置具有集成化程度高、多通道、高精度的特點(diǎn)，通過(guò)大容量雙RAM交替存儲(chǔ)機(jī)制實(shí)現(xiàn)了連續(xù)實(shí)時(shí)采樣，進(jìn)而記錄了激光脈沖的特征細(xì)節(jié)，避免了數(shù)據(jù)丟失。合理的光路設(shè)計(jì)、FPGA選型以及A/D調(diào)理電路設(shè)計(jì)，提高了板卡的集成度，實(shí)現(xiàn)了板卡的各項(xiàng)功能。試驗(yàn)驗(yàn)證了產(chǎn)品設(shè)計(jì)的正確性，結(jié)果表明，該等效測(cè)量裝置采樣精度滿足設(shè)計(jì)要求。

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