蔡勝凱，王 卓，馬亞東，汪 堯，明 鑫，張 波

（電子科技大學(xué)功率集成實驗室，成都 610000）

1 引言

由于幾乎所有要求快速處理大量數(shù)據(jù)的應(yīng)用中都要求具有RAM（隨機存儲器），因而DDR存儲器也變得日益重要，應(yīng)用也變得更加廣泛。DDR是一種能夠保存易失性信息的存儲器，并且可以以一種更加快速、直接的方式存取信息。在計算機系統(tǒng)中，存儲器帶寬要同處理器的前端總線帶寬匹配，并且存儲器的速度要盡可能快，這樣才不會使處理器的性能受到限制[1]。因此對于DDR內(nèi)存的電源模塊也有著更高的要求，需要電源模塊具有更快的瞬態(tài)響應(yīng)速度來滿足DDR內(nèi)存快速切換的狀態(tài)；同時由于DDR內(nèi)存的應(yīng)用越來越廣，DDR驅(qū)動電源的低功耗設(shè)計也是發(fā)展趨勢。

2 DDR供電模型

作為核心部件之一，內(nèi)存對PC性能影響很大[2]。其供電原理如圖1所示。內(nèi)存芯片由VDD供電（典型值為1.2 V），輸出電位經(jīng)過數(shù)據(jù)總線（Data bus）后輸入其他芯片，電阻R1為總線電阻，電阻R2為總線終端（Bus termination）電阻[3,4]。傳統(tǒng)供電方式將電阻R2接地，假設(shè)內(nèi)存芯片輸出數(shù)據(jù)0和1各占1/2，那么電阻R1和R2消耗的能量如式（1）所示。現(xiàn)在將電阻R2接VDD/2電源處，同樣假設(shè)內(nèi)存芯片輸出信號0和1各占1/2，那么電阻R1和R2消耗的能量如式（2）所示。新型供電方式可以很好地降低功耗。同時，內(nèi)存芯片輸出0邏輯時，電源VTT需要向輸出節(jié)點X灌入電流（Source current），當(dāng)內(nèi)存芯片輸出1邏輯時，電源VTT需要對輸出節(jié)點X抽取電流（Sink current）。

圖1 DDR供電模型

3 LDO芯片的結(jié)構(gòu)與原理

本文所提出的LDO芯片實際上包含兩部分：LDO核心電路和過流限部分，下面將對這兩個部分的工作原理進行說明。

3.1 LDO芯片核心電路

圖2為本文提出的LDO芯片的核心電路圖，可劃分為三個部分：輸入級（Input Stage）、跨導(dǎo)線性環(huán)（Translinear Loop）和輸出功率級（Power Stage）。

電路的輸入級采用全差分結(jié)構(gòu)，差分輸出信號傳至后級的跨導(dǎo)線性環(huán)結(jié)構(gòu)。輸出級的CL_T和CL_B為過流控制信號，LDO工作在正常狀態(tài)時CL_T和CL_B為高電平。輸出級功率管MNP1和MNP2形成推挽輸出結(jié)構(gòu)。

MP5/MP6和MP4/MP7構(gòu)成一個跨導(dǎo)線性環(huán)，關(guān)系如下：

MP5和MP6的尺寸相同，流過電流Ib1，當(dāng)MP4截止時，流過MP7的電流為：

此電流用來驅(qū)動MNP1的柵電容?？梢钥闯鲈撾娏髋cMP7尺寸線性相關(guān)，故可以增大MP7管的尺寸以提高驅(qū)動能力。同時電流IDS,MP7流過電阻R1，確定了功率管MNP1的最大電流為：

可以看出IDS,MNP1的最大值與MP7對MP5尺寸之比、尾電流Ib1、電阻R1以及MNP1自身的尺寸相關(guān)。同理，MN5/MN6/MN7和MN4/MN8/MNP2構(gòu)成另一個跨導(dǎo)線性環(huán)，如下：

MN5、MN6和MN7尺寸相同，流過電流Ib2，當(dāng)MN4截止時，有：

圖2 本文提出的LDO核心電路

可知，IDS，MNP2與 kn、VTH、MN8 對 MN5 的尺寸比例、尾電流Ib1、電阻R2以及MNP2自身的尺寸相關(guān)。參考式（7）可知，電流 IDS,MN8和 IDS，MNP2相對于電流 Ib2的線性相關(guān)度較弱，但加大MN8管的尺寸仍然可以有效增大其對后級電容的驅(qū)動能力，增大MNP2管的尺寸可以有效增加自身驅(qū)動電流的能力。

3.2 LDO芯片過流限電路

圖3 過流限原理圖

該電路以帶隙基準電路為核心，采樣流過功率管的電流。根據(jù)實際的應(yīng)用情況，負載電流過大可能會造成芯片過熱損壞，將過流限設(shè)置在2.6 A左右。如圖3所示，采樣管MNP1,SNS與功率管MNP1的柵極源極分別相連。MNP1,SNS漏極連接采樣電阻RSNS1，然后連接功率管MNP1漏極。MNP1,SNS采樣功率管電流流過電阻RSNS1產(chǎn)生壓降。當(dāng)功率管流過電流較小時，電壓VAB較小，此時，三極管Q1工作在飽和區(qū)，而三極管Q2基極到源極的電壓VBE2無法驅(qū)動電流I，所以過流限輸出信號CL_T靠近電源電壓。隨著負載電流的升高，電壓VAB變大，三極管Q2集電極流過電流I，此時有：

式（10）忽略了電流I流過電阻RSNS1的影響，將式（10）、（11）和（12）帶入式（9），得到：

同理，可以得到負載灌入電流限為：

其中，k1和 k2分別為功率管MNP1對采樣管MNP1,SNS1的尺寸比和功率管MNP2對采樣管MNP2,SNS2的尺寸比。

過流限電路將輸出信號CL_T和CL_B傳回LDO。當(dāng)LDO向外灌出電流并發(fā)生過流時，CL_T信號變低，MP17流過電流，通過MN15和MN16將功率管MNP1的柵極DR_T拉至低電壓。該反饋調(diào)節(jié)作用和LDO自身的負反饋環(huán)路共同作用，最終將輸出電流穩(wěn)定在設(shè)定的電流值。同理，當(dāng)LDO對輸出節(jié)點抽入電流，CL_T信號較低，MP16流過電流，通過MN13和MN14將功率管MNP2的柵極DR_T拉至低電壓。過流反饋環(huán)路和LDO自身的負反饋環(huán)路共同作用，將抽取電流穩(wěn)定在設(shè)定的電流值。

4 環(huán)路穩(wěn)定性分析

該LDO結(jié)構(gòu)環(huán)路的開環(huán)增益AV如下：

Gm為等效跨導(dǎo)，RVTT為等效輸出阻抗。LDO的輸出級小信號電路如圖4所示。

計算節(jié)點DR_T的等效阻抗如下：

這里R1取值較大，故有：

圖4 輸出級小信號圖

輸出節(jié)點VTT的阻抗為：

LDO向外灌出電流時，輸出阻抗可以表示為：

LDO向內(nèi)抽取電流時，輸出阻抗可以表示為：

電阻R1保證了節(jié)點DR_T對地阻抗較大，同時輸出節(jié)點VTT對地阻抗較小。

輸入級為全差分結(jié)構(gòu)，則流過圖2中A點的電流IIN,A和B點的電流IIN,B大小為：

該LDO結(jié)構(gòu)的誤差放大器后級兩條通路是非對稱的?，F(xiàn)分別計算A點和B點到輸出節(jié)點VTT的等效跨導(dǎo)：

由式（22）可知，功率管MNP1的等效跨導(dǎo)為自身跨導(dǎo)gm,MNP1加上電阻R1的導(dǎo)納，該等效跨導(dǎo)經(jīng)過MP7管放大。下端通道的等效跨導(dǎo)近似等于功率管MNP2自身的跨導(dǎo)，可知上端通路的增益要大于下端通路的增益。

結(jié)合上式，由輸入到輸出的等效跨導(dǎo)可表示為：

RA和RB分別為A點和B點的等效阻抗。該LDO最終環(huán)路增益為：

LDO環(huán)路中幾個明顯的低頻節(jié)點——節(jié)點A和B處存在較大的電阻，功率管MNP1和MNP2的柵極存在較大的寄生電容，輸出節(jié)點VTT外掛10 μF電容?，F(xiàn)在B點和DR_T點引入米勒補償電容CC，該電容經(jīng)過放大在A/B點形成等效大電容，此時，A/B點處存在低頻極點：

AA/B-DR_T為A/B點到DR_T點的增益，如式（27）所示，該增益為上下通路增益之和。米勒電容CC上串聯(lián)電阻R3在上通路形成零點：

功率管MNP1的柵極節(jié)點處的極點為：

Cpar,MNP1為功率管柵極節(jié)點DR_T對地的等效電容。節(jié)點DR_B的柵極也存在較大的寄生電容，但該節(jié)點處的阻抗較小，因此在進行穩(wěn)定性分析時，該極點處于高頻率位置，不做考慮。最后輸出節(jié)點位置存在一個低頻極點：

考慮各個極點的影響，該環(huán)路的傳遞函數(shù)為：

該環(huán)路結(jié)構(gòu)中，上通路和下通路不匹配，經(jīng)過疊加后，各自通路的極點單獨成為一個極點作用于環(huán)路，米勒極點和輸出極點為公共極點，所以最終環(huán)路極點為ωPL、ωD和 ωPH，零點為 ωZ,eq。米勒極點 ωD為主極點，輸出極點ωPL為次極點。為保證環(huán)路穩(wěn)定性，極點ωPH應(yīng)該設(shè)置在GBW外，零點ωZ,eq用來提高環(huán)路穩(wěn)定性。各極點和零點在頻域的分布如圖5所示。

圖5 零極點分布圖

考慮環(huán)路穩(wěn)定性，極點ωPH遠高于GBW，米勒主極點ωD保持不變，輸出極點為次極點，隨著負載電流而變化，輕載下輸出極點更加靠近主極點，此時環(huán)路穩(wěn)定性最差。零點ωZ,eq用于補償次極點，提高環(huán)路相位裕度。

5 仿真驗證

該設(shè)計采用0.35 μm BCD工藝進行仿真。LDO電源電壓為5V，輸入電壓VIN為1.2V，輸出電壓為0.6V。

5.1 直流特性

該LDO設(shè)計用來為DDR供電，輸出電壓固定為輸入電壓的一半，無需考慮線性調(diào)整率。圖6為負載調(diào)整的仿真情況，橫坐標(biāo)為負載電流，縱坐標(biāo)為輸出電壓。計算該LDO的負載調(diào)整率，輸出VTT最大值為599.648 m V，最小值598.644 mV，有：

可知，該LDO具有很好的負載調(diào)整率。

5.2 交流特性

分別在空載、向外灌出電流1.5A和抽取電流1.5A三種狀態(tài)下進行仿真?？梢钥闯鲈摥h(huán)路在三種仿真條件下大致表現(xiàn)為單極點系統(tǒng)，相位裕度接近80°，電路具有很好的穩(wěn)定性。

5.3 瞬態(tài)特性

圖8為典型的負載瞬態(tài)跳變波形圖，LDO輸出電容為 10 μF，電流跳變范圍有-1.5～0 A、0～1.5 A 和-1.5～1.5A。根據(jù)實際應(yīng)用環(huán)境，設(shè)置電流跳變時間為20μs。表2為瞬態(tài)仿真各項參數(shù)。在極端跳變過程中，輸出電壓過沖63 mV，下掉43 mV。跳變過程中，輸出電壓沒有出現(xiàn)明顯的減幅振蕩，可知該LDO具有很好的穩(wěn)定性。

圖6 負載調(diào)整率仿真波形

圖7 環(huán)路穩(wěn)定性仿真波形

表1 環(huán)路穩(wěn)定性仿真各項參數(shù)

圖8 瞬態(tài)仿真波形

表2 瞬態(tài)仿真各項參數(shù)

5.4 電流限功能

仿真結(jié)果顯示，負載在觸發(fā)過流限之前，輸出VTT一直保持0.6 V的輸出電壓，當(dāng)輸出電流達到預(yù)設(shè)的過流限后，輸出電壓迅速下降，直到跌落到0電壓，輸出電流保持在2.6 A左右。過流限值的誤差來源有尾電流I流過采樣電阻RSNS1和RSNS2帶來的誤差，和采樣電阻上的電壓差導(dǎo)致采樣管的漏-源電壓VDS小于實際功率管的電壓。

圖9 灌出電流限仿真波形

圖10 抽取電流限仿真波形

6 結(jié)論

本文設(shè)計的LDO電路采用跨導(dǎo)線性環(huán)結(jié)構(gòu)，增大對功率管的柵極電容的瞬間驅(qū)動能力。高端功率管采用NMOS，提高其輸出電流驅(qū)動能力?？刂骗h(huán)路上下通道不匹配，采用單邊米勒補償方式，形成環(huán)路主極點和零點，再引入電阻R3形成補償零點，環(huán)路具有很好的穩(wěn)定性。電路主要應(yīng)用于內(nèi)存芯片供電，具備1.5A的抽取和灌出電流能力，集成2.6 A的過流限功能，采用0.35 μm BCD工藝進行仿真驗證。仿真結(jié)果顯示該電路具備良好的負載調(diào)整率特性。

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