張卓先

(天津安泰微電子技術(shù)有限公司，天津 300308)

0 引言

LVS，layout versus schematic，即版圖和電路的對比，是利用mentor公司推出的工具calibre所進(jìn)行的一項電氣連接驗證，它的目的是確保版圖工程師所繪制出的layout與電路工程師設(shè)計的電路保持功能完全一致，是除了DRC(design rule check設(shè)計規(guī)則檢查)之外最為重要的一項驗證工作。本文從LVS的驗證流程入手，介紹了混合電路網(wǎng)表的組成結(jié)構(gòu)，并討論了提高LVS驗證準(zhǔn)確度和效率的一些技巧和方法。

1 LVS的規(guī)則文件及驗證流程

Caliber的LVS規(guī)則文件通常包含LVS和ERC(電學(xué)特性檢查)兩個功能，LVS的驗證是通過比較從gds文件中提取出來的版圖網(wǎng)表和從電路提取出來的電路網(wǎng)表來進(jìn)行的。其中，版圖網(wǎng)表由calibre工具自動從gds或db文件中生成，而電路網(wǎng)表(一般為spice格式)則既可以由calibre自動導(dǎo)出，又可以手動通過電路編輯工具cadence的icfb界面或是電路仿真工具來生成，前者一般對應(yīng)小型模塊電路，后者通常是包含了很多單元的大型模塊甚至是全芯片驗證。

1.1 模數(shù)混合電路網(wǎng)表的結(jié)構(gòu)

以一個圖像傳感器芯片為例，在進(jìn)行LVS驗證時所需的電路網(wǎng)表文件有：

數(shù)字頂層網(wǎng)表(一般是.v格式，由自動布線工具生成)，數(shù)字基本單元網(wǎng)表(cdl格式，由工藝廠提供)，芯片頂層網(wǎng)表(sp格式，通過icfb或仿真工具提取電路生成)，像素陣列網(wǎng)表(sp格式，由像素設(shè)計人員提供)，IO電路網(wǎng)表(cdl格式，由工藝廠提供)和RAM網(wǎng)表(cdl格式，由RAM生成軟件如artisan，ram compiler等生成)。其中，芯片頂層網(wǎng)表應(yīng)當(dāng)作為上述所有網(wǎng)表的頭文件，其它網(wǎng)表則是通過INCLUDE命令集成于頂層網(wǎng)表中的。正確的網(wǎng)表結(jié)構(gòu)對于混合電路LVS驗證順利進(jìn)行是不可或缺的。如上所述，數(shù)字頂層網(wǎng)表在通過自動布線工具生成時一般都是.v格式的，它和sp格式以及cdl格式的其他網(wǎng)表是無法集成的，所以需要通過v2lvs命令將其先轉(zhuǎn)換為SPICE格式。

在這里還需要特別加以注意的是網(wǎng)表中的全局變量，也即.global的問題。這個命令一般出現(xiàn)在工藝廠所提供的數(shù)字基本單元網(wǎng)表和IO單元網(wǎng)表中，通常用于統(tǒng)一定義電源和地，它產(chǎn)生了一個貫通所有網(wǎng)表層級的頂層端口，而它又同時默認(rèn)所有網(wǎng)表中具有這個global所定義名字的端口全是連接在一起的。這就有可能將模擬和數(shù)字底層電路中名字相同的線在網(wǎng)表中連接在一起，從而造成了短路的問題。針對此問題的解決方法是在底層電路設(shè)計時就必須將模擬和數(shù)字的電源與地的名稱嚴(yán)格地區(qū)分開來。

1.2 LVS驗證的參數(shù)設(shè)置

在進(jìn)行LVS之前，對相關(guān)驗證參數(shù)進(jìn)行設(shè)置是必不可少的過程，通常情況下，為了使驗證順利進(jìn)行，需要調(diào)整的參數(shù)如下所示：

LVS Abort on ERC error/softchk/supply error：規(guī)定ERC的錯誤，軟連接的存在以及電源連接的錯誤是否會阻礙驗證的進(jìn)行，YES為會阻礙，NO為不會。

LVS compare case，LVS ignore ports：這兩個參數(shù)規(guī)定了電路和版圖上的端口比較是否區(qū)分大小寫以及是否糾正拼寫錯誤。在更關(guān)注電路實際連接關(guān)系的情況下，忽略端口文字拼寫的精確對應(yīng)是能提高驗證效率的。

LVS filter：濾去DUMMY器件，DUMMY器件一般存在于需要高度匹配的電路周圍，如電流鏡，差分輸入對，三極管陣列，電容電阻等，這個選項如果不正確的話，LVS一定不會有正確的結(jié)果。通常，正負(fù)極短接的電阻，上下極板短接的電容，集電極、基極、發(fā)射極短接的三極管以及柵極、漏極、源極短接的場效應(yīng)管等都被認(rèn)為是可以濾去的DUMMY器件。

LVS isolate short：是否打開短路檢測開關(guān)，如果選擇YES的話，calibre自帶的短路檢測功能將能大幅提高后端工程師的短路糾錯能力。

LVS softchk：規(guī)定如何進(jìn)行軟連接的檢測。軟連接是非電學(xué)特性的連接，如兩個不同電位的地線通過襯底短路。

LVS POWER name：這個用來填寫頂層電源和地的端口名稱，正確的填寫可以有效提高電學(xué)連接檢測的正確性。

2 提高LVS驗證效率的技巧和方法

2.1 采取正確的檢錯順序

在進(jìn)行LVS驗證時，采取正確的檢驗順序是能有效減少驗證時間的。應(yīng)當(dāng)采取的順序是，先查找電源和地線的短路問題，因為幾乎所有器件(有些開關(guān)器件等不會)都會連接電源或地線，而它們的短路錯誤提示會充斥整個calibre報告界面，從而影響其他錯誤的修正。打開上文提到的LVS isolate short開關(guān)，就能點亮發(fā)生短路的兩條電源或是地線，從而大幅減少錯誤提示量。

在電源和地線的錯誤之后，就是port(端口)報錯。這種提示非常明顯，應(yīng)該優(yōu)先選擇改正。

Property(屬性)的報錯有些確實是版圖相應(yīng)器件尺寸的錯誤，有些則是器件連線所導(dǎo)致的衍生錯誤，屬于不正確提示，所以在此之前，應(yīng)該先修正net(連線)錯誤再進(jìn)行此項糾錯，否則，很容易受到干擾而減緩驗證進(jìn)度。

Net錯誤的類型可以通過LVS report中的總結(jié)進(jìn)行分析，如果是source(代表電路)的連線數(shù)大于layout(代表版圖)，則意味著版圖中有短路，若是反過來，則代表版圖中存在著連線短路。

LVS isolate short所能點亮的都是在頂層標(biāo)注了text(文本層)的連線，這些text對應(yīng)于電路中的pin(端口)，而對于那些沒有標(biāo)注text，但是被懷疑有可能發(fā)生短路問題的內(nèi)部連線，可以先在可疑連線上標(biāo)注text，再重新進(jìn)行LVS驗證，這樣就可以通過點亮它們來迅速查找錯誤了。

2.2 Hcell檢驗法

Caliber LVS是一個層級化的驗證工具，它既可以分層次(hierarchy)地進(jìn)行驗證，又可以在運(yùn)行過程中將所有單元打散(flatten)，前者運(yùn)行時間更短，能在版圖包含了大量重復(fù)單元時有效地節(jié)省時間，而后者雖然相對比較耗時，卻能提供更為細(xì)致的驗證結(jié)果。一般而言，hierarchy是通常選用的流程。

而在進(jìn)行頂層芯片，尤其是包含百萬，千萬個晶體管的大型芯片驗證過程中，運(yùn)用hcell的驗證方法能夠比hierarchy提供更高效的驗證方法。Hcell能讓錯誤顯示得更加簡潔和明確，錯誤提示將不通過net，port這樣的類型分別顯示，而是變?yōu)橐阅K為單位。假如頂層單元為A，兩個子模塊分別為B和C，則應(yīng)用了hcell的顯示將變成ABC各自包含的錯誤。這樣更高層次化的方法進(jìn)一步有效地提高了驗證的效率。

2.3 黑盒子檢驗法

黑盒子檢驗法是通過“去掉”版圖或電路中的一部分而達(dá)到提高驗證效率目的的。此檢驗法因為命令LVS BOX SOURCE LAYOUT cell中的BOX而得名，參數(shù)SOURCE和LAYOUT規(guī)定了版圖和電路哪個將被濾去，cell則是被濾去單元的名字。LVS BOX將會使得被濾去的單元在LVS驗證程序看來變成一個僅僅具有輸入輸出端口的黑盒子，單元內(nèi)部的結(jié)構(gòu)將不參與整個驗證。在流片之前，模塊電路和版圖的修改是非常普遍的，當(dāng)一個子模塊尚未完成修改時，黑盒子驗證法將使得整體芯片的LVS驗證成為可能，這種不必等待所有子模塊都完成再進(jìn)行整體驗證的方法可以大幅提高后端驗證效率。數(shù)?；旌想娐返尿炞C是另一個需要黑盒子檢驗法的領(lǐng)域。模擬電路通常是由cadence電路編輯工具spectra來完成的，而數(shù)字電路則另有一套設(shè)計工具，此時就需要在頂層電路中添加一個數(shù)字電路的黑盒子，僅保留端口，其內(nèi)部是空的，這樣才能進(jìn)行混合LVS驗證，而數(shù)字部分的網(wǎng)表將由自動布線工具產(chǎn)生后通過INCLUDE命令添加進(jìn)頂層網(wǎng)表中。在數(shù)字和版圖網(wǎng)表中也可以直接注釋掉相關(guān)電路的subckt定義達(dá)到和LVS BOX命令等同的功能。

3 結(jié)語

本文由LVS的流程入手，陸續(xù)介紹了混合電路網(wǎng)表的結(jié)構(gòu)和LVS需要注意的一些相關(guān)設(shè)置，并探討了幾種LVS的驗證方式和技巧，希望能為廣大后端工程師提高驗證準(zhǔn)確性和效率提供一些借鑒。

參考文獻(xiàn)：

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