于新穎

(山西大學(xué)商務(wù)學(xué)院信息學(xué)院，山西 太原 030031)

基于QuartusII的全加器的設(shè)計(jì)與仿真

于新穎

(山西大學(xué)商務(wù)學(xué)院信息學(xué)院，山西 太原 030031)

QuartusII是Altera 公司研發(fā)的一款用于電路設(shè)計(jì)與仿真的軟件。本文利用QuartusII軟件自帶的電路分析與仿真等功能，在QuartusII的圖形開發(fā)界面進(jìn)行半加器的設(shè)計(jì)，然后將其生成可調(diào)用的元件符號(hào)并用于全加器的電路設(shè)計(jì)中，對(duì)設(shè)計(jì)的全加器進(jìn)行仿真，觀察其運(yùn)行效果。仿真表明，所設(shè)計(jì)的全加器運(yùn)行效果良好，并可用于加法電路的級(jí)聯(lián)當(dāng)中，所以應(yīng)用價(jià)值較高。

QuartusⅡ;FPGA;全加器

加法電路在信號(hào)的分析與處理領(lǐng)域應(yīng)用范圍廣泛，所以對(duì)于加法器的設(shè)計(jì)與仿真就變得比較有實(shí)際應(yīng)用價(jià)值；同時(shí)考慮到在電子系統(tǒng)的設(shè)計(jì)過(guò)程中，系統(tǒng)如何劃分及子模塊如何設(shè)計(jì)的這種層次化思想比較重要，所以本文也采用層次化的設(shè)計(jì)思路來(lái)完成一位全加器的設(shè)計(jì)[1]。即先設(shè)計(jì)半加器，然后用設(shè)計(jì)好的半加器來(lái)構(gòu)建全加器。

所謂全加器，是用門電路實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)相加并求出和的組合線路，當(dāng)加數(shù)、被加數(shù)都為一位二進(jìn)制數(shù)時(shí)，就稱為一位全加器。一位全加器可以處理低位進(jìn)位，并輸出本位加法進(jìn)位，一位全加器實(shí)現(xiàn)的功能為：

{Ci,Si}=Ai+Bi+Ci-1.

(1)

其中，Ai為被加數(shù)，Bi為加數(shù)，相鄰低位來(lái)的進(jìn)位數(shù)為Ci-1，輸出本位和為Si，向相鄰高位進(jìn)位數(shù)為Ci。

而半加器電路是指對(duì)兩個(gè)輸入數(shù)據(jù)位相加，輸出一個(gè)結(jié)果位和進(jìn)位，沒有進(jìn)位輸入的加法器電路，是實(shí)現(xiàn)兩個(gè)一位二進(jìn)制數(shù)的加法運(yùn)算電路。

為了體現(xiàn)層次化的設(shè)計(jì)流程，我們用兩個(gè)半加器來(lái)構(gòu)建全加器[2]。

1 QuartusII軟件的設(shè)計(jì)流程

1) 設(shè)計(jì)輸入

①建立工程

A.在電腦上新建一個(gè)文件夾(注意命名不要有中文，文件夾路徑不要有中文：比如文件夾直接建在D盤，命名為DOOR)；

B.QuartusII中，F(xiàn)ile→New Project Wizard…(選擇工程庫(kù)時(shí)，加載創(chuàng)建的文件夾D://DOOR；工程名和頂層模塊名要一致，比如命名為ANDDOOR)。

②建立設(shè)計(jì)文件

A.File→New→Block Diagram/Schematic File(圖形輸入)/Verilog HDL File(代碼輸入)；

B.輸入圖形設(shè)計(jì)文件或者代碼設(shè)計(jì)文件；

C.保存(注意工程名、頂層模塊名、文件夾名要一致，一般保持默認(rèn)命名即可)。

2) 編譯綜合

Processing→Start Compilation.

3) 仿真

①建立波形文件

A.File→New→Vector Waveform File；

B.Edit→Insert→Insert Node or Bus→Node Finder→List (注意在Pins:all條件下)→選中要觀察的管腳→OK→OK.

②編輯輸入管腳波形

A.仿真時(shí)間設(shè)置：Edit→End time(如設(shè)置成50us);

B.編輯輸入管腳波形：

a：?jiǎn)螕暨x中→ clock→設(shè)置時(shí)鐘周期(如10us);

b：?jiǎn)螕暨x中→ clock→設(shè)置時(shí)鐘周期(如5us);

C.保存。

③生成功能仿真網(wǎng)表文件

Processing→Generate Functional Simulation Netlist.

④仿真模式設(shè)置

Assignments→Settings→Simulator Settings→Simulation mode：Functional →Simulation input：右側(cè)“…”按鈕加載波形文件→OK.

⑤開始仿真

Processing→Start Simulation.

4) 適配

注意：選中開發(fā)界面里器件型號(hào)，右擊→Deviec→單擊 Device and Pin Options→Unused Pins→選擇As input tri-stated→確定→OK；下載線的USB端接電腦，方形一端接編譯器，編譯器SOPC端插入下面的插針里。

Assignments→Pins→Location指定到通用IO接口→關(guān)閉界面→編譯綜合。

5) 下載

接線→上電→Programmer→Hardware Setup→USB-Blaster→單擊.sof文件→Start.

6) 硬件調(diào)試

2 全加器的設(shè)計(jì)

按照以上開發(fā)設(shè)計(jì)流程，在QuartusII里建立半加器的圖形文件[3]，如圖1所示。

圖1 QuartusII中半加器的設(shè)計(jì)文件

為了驗(yàn)證以上設(shè)計(jì)的半加器是否正確，在QuartusII中建立波形文件進(jìn)行仿真，觀察仿真結(jié)果和理論值是否相符，其仿真結(jié)果如圖2所示。

圖2 半加器的仿真結(jié)果

通過(guò)File→Create ∠ Update→Create Symbol Files For Current File將上述半加器生成可調(diào)用的元件符號(hào)，用于一位全加器的設(shè)計(jì)當(dāng)中[4]，其中生成的半加器符號(hào)如圖3所示。

圖3 生成的半加器元件符號(hào)

用以上生成的半加器來(lái)構(gòu)建一位全加器[5]，其圖形設(shè)計(jì)文件如圖4所示。

圖4 QuartusII中一位全加器的設(shè)計(jì)文件

為了驗(yàn)證以上設(shè)計(jì)的一位全加器是否正確，在QuartusII中建立波形文件進(jìn)行仿真，觀察仿真結(jié)果和理論值是否相符，其仿真結(jié)果如圖5所示。

圖5 一位全加器的仿真結(jié)果

3 結(jié)果分析

通過(guò)以上設(shè)計(jì)流程，最終在QuartusII軟件中完成了一位全加器的層次化設(shè)計(jì)和仿真。仿真結(jié)果表明，所設(shè)計(jì)的半加器和一位全加器的運(yùn)行結(jié)果都和理論上的功能表一致，并且存在著是否存在低位進(jìn)位的區(qū)別，這正體現(xiàn)了半加器和全加器原理上的不同。

4 結(jié)論

QuartusII軟件自帶電路分析和仿真等功能，所以對(duì)于電路的設(shè)計(jì)、分析及仿真等整體開發(fā)流程是非常適用的。本文通過(guò)先設(shè)計(jì)半加器，然后借助波形仿真驗(yàn)證其正確性；之后將驗(yàn)證無(wú)誤的半加器生成元件符號(hào)以供頂層電路調(diào)用；最后利用半加器符號(hào)來(lái)構(gòu)建一位全加器。這種設(shè)計(jì)方法體現(xiàn)了層次化的設(shè)計(jì)流程，而且生成的一位全加器還可以繼續(xù)用于其他多位全加器的設(shè)計(jì)中。除此之外，設(shè)計(jì)的電

路還可以通過(guò)QuartusII軟件自帶的編程下載功能，下載到硬件芯片里，實(shí)現(xiàn)既定的電子系統(tǒng)的功能。

[1] 肖祖勝,程明.基于FPGA的數(shù)據(jù)采集分析系統(tǒng)設(shè)計(jì)[J].電子技術(shù)應(yīng)用,2009(3):49-51.

[2] 衛(wèi)星,蘇先海.基于FPGA的全加器硬宏設(shè)計(jì)及優(yōu)化[J].通信技術(shù),2010(10):155-157.

[3] 江耀曦,高劍.基于多數(shù)決定邏輯非門的低功耗全加器設(shè)計(jì)[J].現(xiàn)代電子技術(shù),2010(16):72-73.

[4] 陸浩,王振占.基于FPGA的高速采樣電路設(shè)計(jì)與測(cè)試[J].微電子學(xué)與計(jì)算機(jī),2011(7):106-109.

[5] 馬敬敏.基于全加器的邏輯判別電路設(shè)計(jì)[J].電子設(shè)計(jì)工程,2016(2):99-100.

TheDesignandSimulationofFullAdderBasedonQuartusII

Yu Xinying

(SchoolofInformation,BusinessCollegeofShanxiUniversity,TaiyuanShanxi030031,China)

QuartusII is the software developed by Altera for circuit design and simulation. This paper designs a half adder in the graphics development interface with the circuit analysis and simulation functions of QuartusII software, and then generates the callable symbol for the file and uses it in the circuit design of the full adder to simulate the design of the full adder and observes its operating results. The simulation shows that the designed full adder works well and can be used in the cascade of the addition circuit, so it has a good application value.

QuartusII; FPGA; full adder

2017-10-09

于新穎(1987- )，女，河北唐山人，助教，碩士研究生，自適應(yīng)信號(hào)處理方向。

1674- 4578(2017)06- 0022- 03

TN791

A