胥飛燕++鄭華榮++周宦銀++胡潔微++曹劍鋒

摘 要：針對(duì)工程應(yīng)用中經(jīng)常需要使用一個(gè)控制終端與多個(gè)設(shè)備通信的問(wèn)題，文中設(shè)計(jì)了基于FPGA的多串口控制器。該控制器實(shí)現(xiàn)了一對(duì)四的多串口通信功能，為控制器中的每個(gè)串口都分配了一個(gè)FIFO，用以緩存收到的數(shù)據(jù)，并為每個(gè)設(shè)備的串口設(shè)置了優(yōu)先級(jí)，在工作中控制器優(yōu)先響應(yīng)優(yōu)先級(jí)別高的串口請(qǐng)求。文中詳述了各功能模塊的設(shè)計(jì)思路和方法，且各功能模塊都通過(guò)了ISim仿真，驗(yàn)證了本設(shè)計(jì)的正確性。

關(guān)鍵詞：FPGA；串口；邏輯控制；ISim仿真

中圖分類號(hào)：TP39；TN957 文獻(xiàn)標(biāo)識(shí)碼：A 文章編號(hào)：2095-1302（2017）10-00-02

0 引 言

海上浮動(dòng)的專用監(jiān)測(cè)系統(tǒng)除搭載專用探頭外，還有溫度傳感器、GPS定位系統(tǒng)、北斗定位系統(tǒng)等設(shè)備。這些設(shè)備都需要與控制終端進(jìn)行串口通信，以便響應(yīng)控制終端的命令及回傳監(jiān)測(cè)數(shù)據(jù)，但在控制終端上為每個(gè)設(shè)備都分配一個(gè)串口是不合理的，因此為了提高系統(tǒng)的集成度，降低硬件成本，有必要設(shè)計(jì)一種一對(duì)多的串口通信控制器。

1 多串口控制器的結(jié)構(gòu)

多串口控制器的結(jié)構(gòu)原理如圖1所示。其由邏輯控制模塊和5個(gè)UARTFIFO模塊構(gòu)成，前者用于控制主串口（UARTFIFO_C）與其余4個(gè)從串口（UARTFIFO_i）模塊的邏輯聯(lián)接，UARTFIFO模塊用于控制終端、搭載設(shè)備的數(shù)據(jù)收發(fā)。

2 UARTFIFO模塊設(shè)計(jì)

UARTFIFO模塊主要由UART串口模塊和FIFO模塊構(gòu)成，如圖2所示。UART串口模塊包括波特率發(fā)生單元、發(fā)送單元和接收單元，F(xiàn)IFO模塊具有16 B的先入先出緩存單元[1]。表1所列為UARTFIFO模塊的引腳功能表。作為主從式通信系統(tǒng)，主串口需要處理4個(gè)從串口發(fā)送過(guò)來(lái)的數(shù)據(jù)，而這種情況下容易出現(xiàn)主串口正發(fā)送某個(gè)從串口數(shù)據(jù)時(shí)，另一個(gè)從串口也請(qǐng)求響應(yīng)。為了不影響后續(xù)數(shù)據(jù)的發(fā)送，同時(shí)避免數(shù)據(jù)丟失，需要為每個(gè)UART的接收模塊配置一個(gè)FIFO用于緩存UART接收模塊接收到的數(shù)據(jù)[2]。每當(dāng)UART接收模塊接收完一幀數(shù)據(jù)后，rec_ready會(huì)輸出一個(gè)正脈沖，rec_ready的信號(hào)作為FIFO的寫(xiě)使能信號(hào)。

3 邏輯控制模塊設(shè)計(jì)

邏輯控制模塊由發(fā)送控制單元和接收控制單元兩部分構(gòu)成，發(fā)送控制單元負(fù)責(zé)主串口（UARTFIFO_C）與某個(gè)從串口（UARTFIFO_i）通信的邏輯控制，接收單元負(fù)責(zé)某個(gè)從串口與主串口通信的邏輯控制。

3.1 發(fā)送控制單元

作為主從式系統(tǒng)，主串口（UARTFIFO_C）選擇與某個(gè)從串口（UARTFIFO_i）通信，發(fā)送數(shù)據(jù)的命令格式為地址字節(jié)+命令字節(jié)。當(dāng)UARTFIFO_C接收到一幀數(shù)據(jù)時(shí)，其引腳FULL1輸出高電平，指示FIFO中有新數(shù)據(jù)，發(fā)送控制單元讀取第一幀數(shù)據(jù)并譯出地址后，根據(jù)該地址將UARTFIFO_C的數(shù)據(jù)發(fā)送到相應(yīng)串口的TXDBUF（7∶0）端，并判斷該從串口TXDOVER1是否為高電平，如果為高電平則使能TXDCMD1，啟動(dòng)從串口的發(fā)送模塊。

3.2 接收控制單元

串行外設(shè)接收到控制端發(fā)送的命令后響應(yīng)命令，按照預(yù)定格式返回串行數(shù)據(jù)，與該外設(shè)對(duì)應(yīng)的UART串行數(shù)據(jù)輸入端RXD接收串行數(shù)據(jù)，并對(duì)其進(jìn)行處理，輸出并行數(shù)據(jù)和標(biāo)志位re_ready。當(dāng)UARTFIFO_i接收完一幀數(shù)據(jù)時(shí)，其引腳FULL1輸出高電平，指示FIFO中有新數(shù)據(jù)，接收控制單元寄存FULL1的信號(hào)，并查詢UARTFIFO_C的TXDOVER1是否為高電平。如果為高電平則等待，如果為0則發(fā)出使能信號(hào)RDREQ1，讀出UARTFIFO_i中FIFO緩存的數(shù)據(jù)并傳給UARTFIFO_C的TXDBUF（7∶0）端，使能TXDCMD1，直到UARTFIFO_i中的EMPTY1為高電平停止。當(dāng)有多個(gè)UARTFIFO_i同時(shí)向UARTFIFO_C請(qǐng)求發(fā)送數(shù)據(jù)時(shí)，邏輯控制模塊寄存各串口FULL1的信號(hào)，并判斷其優(yōu)先級(jí)別，優(yōu)先響應(yīng)級(jí)別高的串口請(qǐng)求，之后再響應(yīng)優(yōu)先級(jí)別低的請(qǐng)求。

4 Isim仿真

圖3所示為UART模塊的ISim仿真結(jié)果。由仿真波形可知，串口RXD端接收到的串行數(shù)據(jù)從rec_buf（7∶0）輸出的同時(shí)rec_ready輸出一個(gè)正脈沖，當(dāng)txd_buf（7∶0）中有數(shù)據(jù)需要發(fā)送時(shí)，txd_cmd給出一個(gè)正脈沖使能串口發(fā)送模塊，數(shù)據(jù)從TXD端串行輸出，數(shù)據(jù)發(fā)送完后txd_over輸出高電平。

5 結(jié) 語(yǔ)

本設(shè)計(jì)的突出優(yōu)點(diǎn)在于可以靈活定制串口的數(shù)量，滿足多串口場(chǎng)合的需要，替代采用專用串口芯片的傳統(tǒng)設(shè)計(jì)方法，降低多串口系統(tǒng)的復(fù)雜度，提高系統(tǒng)穩(wěn)定性。

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