天津師范大學(xué) 天津市無線移動通信與無線電能傳輸重點實驗室 李凱凱 陳 勁

Xilinx北京有限公司 季茂林

基于水聽器線列陣的信道編解碼的研究

天津師范大學(xué) 天津市無線移動通信與無線電能傳輸重點實驗室 李凱凱 陳 勁

Xilinx北京有限公司 季茂林

本文針對壓電型水聽器線列陣的級聯(lián)型信道實際需求，研究了基于準(zhǔn)實時信道編解碼的數(shù)字基帶信號長距離傳輸技術(shù)及方法。在實驗室建立傳輸?shù)脑順訖C(jī)并進(jìn)行實際的電路測試。并提出了面向水聽器線列陣的動態(tài)刪余Turbo-BCH聯(lián)合編譯碼方法，更好地滿足壓電型水聽器線列陣的數(shù)據(jù)傳輸要求。

Turbo-BCH聯(lián)合編碼；糾錯碼設(shè)計；FPGA

1 研究的背景

圖1所示為一種典型的壓電型水聽器線列陣電子倉，各個水聽器分段均通過圖中所示的鈦合金防扭型水密接頭相連。由圖1中的水密接頭連接方式可以看出，該類型的水聽器陣列不便于采用光纖或者頻帶調(diào)制的傳輸方式，更易于采用基于銅質(zhì)雙絞線等有線連接的數(shù)字基帶信號直接傳輸方式。

圖1 水聽器線列陣電子倉實物圖

2 信道編解碼的研究方法

2.1 總體研究方案及路線

本文研究的水聽器線列陣級聯(lián)型信道組成結(jié)構(gòu)中每個電子倉中的多通道水聽器信號調(diào)理與采集模塊產(chǎn)生水聽器陣列的多個快拍數(shù)據(jù)以后，通過多個本地串行上行鏈路將數(shù)據(jù)傳輸至數(shù)據(jù)組幀及信道驅(qū)動模塊。該模塊首先將本地數(shù)據(jù)組裝為128字節(jié)的數(shù)據(jù)幀，然后進(jìn)行BCH糾錯編碼。編碼后的數(shù)據(jù)塊再進(jìn)行TURBO編碼與動態(tài)刪余，經(jīng)過線路驅(qū)動后輸出。線路的傳輸形式為不加調(diào)制的二進(jìn)制數(shù)字基帶直接傳輸方式，信道傳輸介質(zhì)為銅質(zhì)非屏蔽雙絞線。級聯(lián)型信道的接收端通過高速模數(shù)轉(zhuǎn)換器對波形進(jìn)行多級量化，在FPGA主控單元內(nèi)進(jìn)行自適應(yīng)軟閾值均衡運算，恢復(fù)出包含噪聲信息和偶發(fā)性誤碼的多級量化的信源數(shù)據(jù)。

2.2 準(zhǔn)實時TURBO-BCH聯(lián)合信道編解碼

在進(jìn)行前述電路設(shè)計的同時，設(shè)計了基于Verilog語言的TURBO程序模塊并通過ModelSim仿真驗證了其迭代的收斂性及實時性。鑒于大規(guī)模應(yīng)用時的水聽器線列陣峰值傳輸速率可達(dá)到200Mbps，仿真結(jié)果顯示單獨的Turbo迭代譯碼及糾錯較難滿足系統(tǒng)的實時性要求(假設(shè)迭代3 - 4次)。同時，由于非屏蔽雙絞線連接的有線信道符合高斯信道的特性，傳輸衰減及信道常規(guī)隨機(jī)噪聲功率譜均較為恒定且與傳輸距離成正比，因此可以采用經(jīng)典的BCH等循環(huán)糾錯碼來糾正大部分的常規(guī)傳輸錯誤。

2.2.1 糾錯碼設(shè)計

Turbo碼、LDPC碼和極化碼均具有極佳的糾錯性能，前兩種接近香農(nóng)理論極限，后者可以逼近甚至達(dá)到理論極限。隨著5G通信標(biāo)準(zhǔn)最終確定分別采用LDPC碼和極化碼作為信道編碼標(biāo)準(zhǔn)，Turbo已經(jīng)逐漸退出技術(shù)發(fā)展的主流舞臺。本項目的應(yīng)用目標(biāo)為特定環(huán)境的特定數(shù)據(jù)傳輸鏈路，對信道編解碼格式的通用性要求不高，因此項目組決定仍然采用項目任務(wù)書設(shè)定的Turbo編解碼方式進(jìn)行研究。

將BCH碼做為外碼，基于了下面的實際工作條件：在水聽器線列陣工作的大部分時間里，信道噪聲及干擾均處于BCH糾錯的能力范圍內(nèi)。此時，BCH每次糾錯成功便可中止Turbo迭代，直接輸出BCH運算結(jié)果。若級聯(lián)信道出現(xiàn)偶發(fā)性的強干擾或強噪聲而導(dǎo)致BCH無法糾錯時，Turbo則通過迭代譯碼輸出正確的信息序列。雖然Turbo迭代譯碼的收斂速度低于級聯(lián)信道實時數(shù)據(jù)傳輸?shù)囊?，但是由于Turbo迭代譯碼輸出模塊工作于偶發(fā)性狀態(tài)，因此Turbo-BCH聯(lián)合信道譯碼的整體實時性指標(biāo)完全滿足實時數(shù)據(jù)傳輸?shù)囊?。這種Turbo-BCH聯(lián)合糾錯編、譯碼結(jié)構(gòu)如圖2所示。

圖2 糾錯碼結(jié)構(gòu)示意圖

Turbo碼選取了經(jīng)典的（7,5）系統(tǒng)卷積碼，編碼結(jié)構(gòu)采用由兩個卷積碼編碼器組成的并行結(jié)構(gòu)，使用交織器平衡兩組編碼信號的碼重，在輸出端對編碼信號進(jìn)行動態(tài)刪余處理，可以較大程度地降低輸出信號的冗余率。編碼器結(jié)構(gòu)如圖3所示。

圖3 Turbo碼編碼示意圖

Turbo碼的譯碼仍然采用了成熟算法，但是采用了軟閾值均衡器輸出的多位軟信息作為輸入信號，其原理框圖如圖4所示。

譯碼器1與譯碼器2交互傳遞表征數(shù)據(jù)概率的外部信息，譯碼器以各自的信息符號、編碼符號概率對數(shù)似然比，以及外部信息為輸入，計算出本次迭代的信息序列，同時將外部信息傳遞給另一個譯碼器，經(jīng)過有限次迭代即可使譯碼結(jié)果收斂正確。

圖4 Turbo碼譯碼示意圖

圖5 Turbo-BCH聯(lián)合編譯碼原理示意圖

致謝：本文受天津市應(yīng)用基礎(chǔ)與前沿技術(shù)研究計劃（14JCYBJC15800）；天津市優(yōu)秀青年教師計劃，天津師范大學(xué)開發(fā)基金重點項目（52XK1601）和博士基金項目（52XB1603）資助。

2.2.2 Turbo-BCH聯(lián)合編碼

圖5是Turbo-BCH聯(lián)合編譯碼原理示意圖。發(fā)送端編碼時，128比特的數(shù)據(jù)塊先經(jīng)過BCH編碼，在幀尾添加32個冗余位，而后進(jìn)行Turbo編碼及刪余(碼率初始為2/3,后續(xù)碼率基于級聯(lián)信道接收端通過下行命令總線下傳的動態(tài)刪余指令確定)，輸出至有線信道。接收端譯碼時，高速模數(shù)轉(zhuǎn)換器對差分信號波形進(jìn)行時域過采樣，并對多值量化結(jié)果做自適應(yīng)軟閾值均衡。均衡后的結(jié)果有兩個輸出支路，一是直接將數(shù)據(jù)輸入Turbo迭代譯碼模塊；二是進(jìn)行硬判決，并將判決后的二值數(shù)據(jù)送入BCH糾錯模塊。BCH糾錯結(jié)果和Turbo譯碼結(jié)果通過二選一開關(guān)作為最終的譯碼輸出序列。若BCH成功糾錯，則在選通BCH支路輸出數(shù)據(jù)序列的同時，復(fù)位Turbo譯碼模塊。

2.2.3 Turbo編碼端的動態(tài)刪余機(jī)制

本文研究的級聯(lián)信道接收端通過FPGA的數(shù)字邏輯實現(xiàn)了信道傳輸錯誤分布情況的實時累積和統(tǒng)計。首先，通過兩個8bit計數(shù)器分別累計BCH糾錯數(shù)據(jù)位輸出和Turbo迭代糾錯輸出數(shù)據(jù)位數(shù)量。若在60秒內(nèi)Turbo迭代糾錯輸出的次數(shù)為零且BCH糾錯數(shù)據(jù)位低于8(編程時作為parameter參數(shù)固化在FPGA中)則表示信道特性良好，接收端則在下一個陣列基準(zhǔn)時鐘上升沿通過下行命令總線向發(fā)送端傳輸一個指令，使Turbo編碼端的刪余模塊減少2個校驗位輸出(兩個支路各減少一個位)。若Turbo糾錯輸出的次數(shù)為0且BCH糾錯數(shù)據(jù)位輸出大于等于8位，則不改變當(dāng)前的編碼碼率。若Turbo譯碼器有糾錯輸出(即計數(shù)器不為0)，接收端則在下一個陣列基準(zhǔn)時鐘上升沿通過下行命令總線向發(fā)送端傳輸一個指令，使Turbo編碼端的刪余模塊增加2個校驗位輸出。

3 實驗數(shù)據(jù)和結(jié)果

Turbo-BCH聯(lián)合編譯碼：(1)占用的FPGA內(nèi)部資源量

Turbo-BCH聯(lián)合編譯碼系統(tǒng)所占用的FPGA資源與參數(shù)設(shè)置之間的關(guān)系如表1所示，該表以寄存器（REG）為計算基礎(chǔ)，給出了查找表（LUT）與REG之間的比值以體現(xiàn)編程實現(xiàn)方式上的差別。其中，L表示數(shù)據(jù)塊的幀長，N表示BCH糾錯上限位數(shù)，M表示Turbo運算過程量位數(shù)，S表示Turbo生成多項式的位數(shù)，符號[A:B]表示數(shù)據(jù)的上下限范圍。

BCH編譯碼所耗用的資源主要包括查找表（LUT）和寄存器（REG）兩部分，且由數(shù)據(jù)塊的幀長和糾錯上限位數(shù)決定。Turbo譯碼器所占用的資源量與運算過程量位數(shù)、數(shù)據(jù)塊幀長和生成多項式格式有關(guān)。

*說明：

a)Turbo譯碼BRAM主要包括對數(shù)查找表，以及首尾兩方向運算過程量緩存；

b)表中數(shù)據(jù)是經(jīng)典實現(xiàn)算法方式下的FPGA耗用資源量和編譯碼參數(shù)之間的大體關(guān)系，在每次通過開發(fā)軟件進(jìn)行具體的編譯、綜合時會有所差別，因此該表格為大致的估算范圍和FPGA主控芯片的選型依據(jù)。

表1 聯(lián)合編譯碼參數(shù)與FPGA資源關(guān)系

(2)時序

在本項目所述的動態(tài)刪余Turbo-BCH聯(lián)合編譯碼方式下，Turbo - BCH編碼端容易成為整個系統(tǒng)的速度瓶頸。為了提高信道傳輸?shù)膶崟r性，項目組采用了基于流水線的方式實現(xiàn)該部分的聯(lián)合編碼。在保證FPGA編程資源的情況下，做到輸出數(shù)據(jù)序列時間響應(yīng)與輸入序列一致，初步驗證了級聯(lián)信道數(shù)據(jù)傳輸?shù)挠矊崟r性。圖6所示為聯(lián)合編碼時序圖，BCH編碼為多項式運算，各數(shù)據(jù)位寄存器的數(shù)值隨輸入數(shù)據(jù)實時更新，BCH編碼校驗位則只需將最終的寄存器值添加至數(shù)據(jù)塊的幀尾即可。

圖6 聯(lián)合編碼時序示意圖

圖7所示為Turbo-BCH聯(lián)合譯碼的時序圖。Turbo譯碼采用迭代方式，在不采用劃窗分段設(shè)計方法的情況下，需要接收完整的一幀數(shù)據(jù)后才可以運算及輸出糾錯信息，因此該部分的處理延遲至少為迭代次數(shù)乘以幀長。雖然可通過多個譯碼器并行實現(xiàn)模塊間流水線以滿足處理的實時性要求，但是會大幅度增加系統(tǒng)設(shè)計占用的資源量。

圖7 聯(lián)合解碼時序示意圖

(3)ModelSim邏輯仿真結(jié)果

Turbo-BCH聯(lián)合編碼的FPGA程序模塊設(shè)計完成以后，項目組在ModelSim中進(jìn)行了詳細(xì)的仿真和驗證，其結(jié)果如圖8所示。仿真參數(shù)如下：數(shù)據(jù)幀長設(shè)定為1KB(遠(yuǎn)大于實際數(shù)據(jù)塊的幀長)，BCH糾錯編碼采用了32bit校驗位，Turbo編碼選用經(jīng)典的（7,5）系統(tǒng)卷積碼，輸出碼率為1/2(聯(lián)合編碼的信道冗余上限)。該結(jié)果驗證了相關(guān)程序模塊的功能和實際效果，即使在信道最惡劣的情況下，本項目所研究的Turbo-BCH聯(lián)合編碼模塊也可以實現(xiàn)凈數(shù)據(jù)幀長度為1K位、刪余輸出碼率位1/2時的硬實時聯(lián)合編碼。

圖8 聯(lián)合編碼仿真圖

聯(lián)合譯碼仿真如圖9所示，數(shù)據(jù)實時處理，輸入數(shù)據(jù)為圖中I_data，采用多個Turbo譯碼器并聯(lián)實現(xiàn)連續(xù)譯碼，BCH譯碼器輸入數(shù)據(jù)為S_data_sel，最終譯碼結(jié)果為O_data。

圖9 聯(lián)合譯碼仿真圖

聯(lián)合譯碼中，Turbo譯碼仿真圖如圖10所示。采用4次迭代輸出，每次迭代中的運算單元資源復(fù)用，因此譯碼延遲較長，約為數(shù)據(jù)幀長的1/20。

圖10 Turbo譯碼仿真圖

4 結(jié)語

本文設(shè)計了面向數(shù)字基帶信號直接傳輸方式的多值輸入二進(jìn)制數(shù)字信號Turbo譯碼并提出了面向水聽器線列陣的動態(tài)Turbo-BCH聯(lián)合編譯碼方法。信道編碼是降低各類數(shù)字通信系統(tǒng)誤碼率的主要技術(shù)，能夠提高通信質(zhì)量，在衛(wèi)星通信，深空通信，移動通信等領(lǐng)域中得到了廣泛地使用。

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