滑 莎，李 鋒，武磊磊

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

板間高速數(shù)據(jù)傳輸接口的設(shè)計與實(shí)現(xiàn)

滑 莎，李 鋒，武磊磊

(中國電子科技集團(tuán)公司第五十四研究所，河北 石家莊 050081)

為了解決板級間并行接口無法滿足高速率數(shù)據(jù)傳輸?shù)膯栴}，提出了基于FPGA的高速串行光纖數(shù)據(jù)傳輸?shù)脑O(shè)計方案。采用Virtex-7系列FPGA作為主控芯片，通過芯片內(nèi)部集成的高速串行收發(fā)器GTX連接SFP+光模塊，進(jìn)行了高速串行接口設(shè)計，并介紹了Aurora串行傳輸協(xié)議的設(shè)計。通過分析Xilinx專用調(diào)試工具集成比特誤碼率測試儀IBERT對光纖鏈路的測試以及Chipscope抓取板卡上的實(shí)際測試結(jié)果，在硬件上實(shí)現(xiàn)了串行傳輸速率為10 Gbps的光纖數(shù)據(jù)傳輸。

高速串行；SFP+光模塊；光纖通信；Aurora協(xié)議

AbstractIn order to solve the problem that parallel interface between boards can’t meet the requirement of high-speed data transmission,a design scheme of high-speed serial optical fiber data transmission based on FPGA is proposed.This design uses Xilinx Virtex-7series FPGA as the main control chip.And the high-speed serial interface design was carried out through the chip internal integration of GTX transceiver link SFP+ optical module.The hardware circuit is designed.And the design of Aurora serial transmission protocol is introduced.Xilinx special debugging tools IBERT to test fiber link is analyzed and the actual test results on the board captured by Chipscope is presented.Finally the serial data transfer rate of 10 Gbps optical fiber transmission is achieved with hardware implementation.

Keywordshigh-speed serial;SFP+optical module;optical fiber communication;Aurora protocol

0 引言

隨著通信技術(shù)的發(fā)展，對通信數(shù)據(jù)的存儲容量以及傳輸速率提出了更高的要求[1]，傳統(tǒng)的并行總線傳輸方式在線路開銷、接口復(fù)雜度、相互干擾及傳輸距離等方面面臨極大的困難。應(yīng)用于電路板間或設(shè)備間的高速數(shù)據(jù)傳輸，采用并行傳輸方式在線路干擾等方面無法滿足高頻大容量數(shù)據(jù)的及時傳輸。此時，高速串行傳輸方式則逐漸顯露出其在遠(yuǎn)距離、高速率和大容量數(shù)據(jù)傳輸方面的優(yōu)勢[2]。尤其是使用光纖進(jìn)行數(shù)據(jù)傳輸，滿足了高速率和大容量等需求。

在光纖通信領(lǐng)域，文獻(xiàn)[3-4]論述了SFP+光模塊作為光纖通信常用的核心器件之一，具有自己獨(dú)特的優(yōu)勢：可熱插拔特性和數(shù)字診斷的功能。目前的光模塊速率已經(jīng)達(dá)到10 Gbps及以上。在SFP+光電模塊數(shù)據(jù)傳輸鏈路中高速串行數(shù)據(jù)傳輸是其關(guān)鍵支撐技術(shù)[5]。

本文基于實(shí)際需求，設(shè)計了基于FPGA的高速串行光纖數(shù)據(jù)傳輸板卡，該板卡能夠滿足高速率數(shù)據(jù)傳輸?shù)囊?，使設(shè)備輕便、小型化，從而減小設(shè)備的體積和功耗。

1 硬件設(shè)計

1.1 板卡設(shè)計

本文設(shè)計的光纖數(shù)據(jù)傳輸板卡實(shí)現(xiàn)了與其他設(shè)備進(jìn)行通信的功能，其串行傳輸速率可達(dá)10 Gbps。板卡原理框圖如圖1所示。尺寸為6U CPCI板卡，F(xiàn)PGA作為整個通信系統(tǒng)的核心完成對整個板卡的邏輯控制，SFP+光模塊完成板卡與其他設(shè)備之間的光信號分合路功能。CPCI接口完成對板卡的取電，并完成與上位機(jī)之間的數(shù)據(jù)交互。配置芯片完成動態(tài)快速加載的功能。

圖1 光纖傳輸板卡原理

器件的選型對整個板卡的性能至關(guān)重要。本文設(shè)計選取了Xilinx公司的XC7V585T-2FFG1761C作為主控芯片，選用的FPGA芯片采用FF1761 BGA封裝，包含91 050個Slices和6 938 KB的分布式RAM，850個用戶I/O，可以滿足FPGA外圍電路設(shè)計和后期VHDL程序設(shè)計[6]。XC7V585T總共有36個GTX高速串行收發(fā)器[7]，能提供500 Mbps～12.5 Gbps的數(shù)據(jù)線路速率。滿足設(shè)計指標(biāo)中數(shù)據(jù)傳輸速率10 Gbps的要求。

1.2 SFP+光模塊接口電路設(shè)計

本設(shè)計選取型號為FTCS-151X-80DI，波長1 550 nm，傳輸速率可達(dá)到10.3 Gbps，收發(fā)一體SFP+光模塊進(jìn)行光電轉(zhuǎn)換。并且具有自診斷功能，支持熱插拔，使用起來非常方便。

SFP+光模塊接口電路圖如圖2所示，本板卡設(shè)計了10路光模塊接口，分布在FPGA內(nèi)部集成的高速串行收發(fā)器的3個BANK中。Tx_Fault引腳是發(fā)送錯誤指示，當(dāng)光模塊檢測到發(fā)送數(shù)據(jù)錯誤時，引腳電平被拉高，為便于檢測光模塊工作狀態(tài)，在設(shè)計電路時，將此引腳連接到測試燈上，燈亮則表示發(fā)送錯誤；Tx_Disable引腳是屏蔽發(fā)射模塊指示，此引腳為高電平或開集表示關(guān)斷發(fā)射模塊，程序設(shè)計時將此引腳置低；MOD_ABS是光模塊檢測引腳，測試燈亮表示模塊未接到電路板上；LOS引腳是信號接收丟失指示，此引腳為低電表示接收的光功率在正常工作范圍內(nèi)，高電平燈亮則表示接收的光功率的靈敏度小于設(shè)定的最小值[8]；SDA和SCL引腳組成了I2C總線，分別定義為串行數(shù)據(jù)線和時鐘線；RS0和RS1引腳定義為速率選擇。為增強(qiáng)引腳的驅(qū)動能力，上述引腳都需連接4.7～10 K電阻上拉到VCC。在FPGA芯片和光模塊之間加入電平轉(zhuǎn)換芯片TXS0108EPWR，實(shí)現(xiàn)+3.3 V和+1.8 V的轉(zhuǎn)換。引腳RD+與RD-為差分信號輸入引腳，TD+與TD-為差分信號輸出引腳。在PCB布線時，信號線需要走內(nèi)層，不允許有過孔，并保證控制差分阻抗為100 Ω[9]。

圖2 SFP+光模塊接口電路

VCCT引腳和VCCR引腳分別為光模塊的發(fā)送部分和接收部分提供電源，供電電壓要求3.3 V±5%，供電電流需在300 mA以上，用于濾波的電感的直流等效阻抗應(yīng)該小于1 Ω，電源使用專有的濾波網(wǎng)絡(luò)，可以保證光模塊熱插拔時的浪涌電流小于30 mA[10]。

1.3 GTX電源和時鐘設(shè)計

設(shè)計要求10個GTX同時工作，所以對電源質(zhì)量的要求非常嚴(yán)格。GTX都有獨(dú)立的電源供電引腳。并且V7系列的GTX劃分了3種供電電壓，為了減少電源之間的干擾，不同的供電電壓都有獨(dú)立的供電模塊，其供電電壓的精度在±3%以內(nèi)，來保證GTX的穩(wěn)定工作。為了使供電電路穩(wěn)定，在靠近電源的引腳處加入濾波電容和電感磁珠進(jìn)行電源濾波設(shè)計，減少干擾[11]。

對于高速率數(shù)據(jù)傳輸來說，GTX要求低抖動、高質(zhì)量的參考時鐘。參考時鐘的頻率選擇是根據(jù)GTX收發(fā)數(shù)據(jù)的速率和使用哪種數(shù)據(jù)協(xié)議來決定的。在設(shè)計的時候采用精度為±50 ppm的差分時鐘芯片LVDS-156.25 MHz為光模塊提供時鐘。為了降低時鐘線上的高頻干擾，差分傳輸線上采用交流耦合的方式，所以電路設(shè)計中選用0.1 μF的電容作為耦合電容。布線時，耦合電容盡可能靠近差分時鐘輸出引腳。

2 協(xié)議制定與實(shí)現(xiàn)

GTX是內(nèi)嵌在FPGA中的高速串行收發(fā)器，具有8B/10B、64B/66B編解碼、時鐘生成和恢復(fù)等功能，適用于背板、電路板間和芯片間的高速串行數(shù)據(jù)傳輸。它的鏈路層協(xié)議為Aurora協(xié)議[12]。

Aurora協(xié)議是一款高帶寬、低成本、可擴(kuò)展、框架簡潔且適合點(diǎn)對點(diǎn)串行數(shù)據(jù)傳輸?shù)膮f(xié)議。該協(xié)議是為專有的上層協(xié)議或行業(yè)標(biāo)準(zhǔn)的上層協(xié)議提供透明接口的一款串行互連協(xié)議[13]。它可以通過增加通道數(shù)，擴(kuò)展系統(tǒng)帶寬。當(dāng)一路信道不能滿足傳輸速率要求時，可以使用2個或多個通道進(jìn)行數(shù)據(jù)傳輸，提供的用戶接口不變，方便系統(tǒng)升級[14]。Aurora協(xié)議可以配置每個通路中的GTX工作在全雙工或半雙工的模式下[15]。Aurora鏈路結(jié)構(gòu)圖如圖3所示。

圖3 Aurora鏈路結(jié)構(gòu)

設(shè)計中Aurora協(xié)議采用全雙工模式，幀控形式進(jìn)行數(shù)據(jù)傳輸，參考時鐘為200 MHz，用戶時鐘為156.25 MHz，發(fā)送和接收數(shù)據(jù)位寬均為64 bits，通道線速率為10.312 5 Gbps。由于光纖數(shù)據(jù)傳輸經(jīng)過GTX高速串行收發(fā)器采用64B/66B數(shù)據(jù)編碼，因此通道串行數(shù)據(jù)傳輸有效線性速率為10 Gbps。

3 鏈路測試

3.1 物理層測試

本文利用集成比特誤碼率測試儀(Integrated Bit Error Ratio Tester，IBERT)對數(shù)據(jù)鏈路進(jìn)行測試，利用IBERT核即可生成bit文件[16]，通過JTAG口下載到FPGA中，將ChipScope Analyzer連接到FPGA上，出現(xiàn)IBERT Console界面如圖4所示。此測試工具可以實(shí)時調(diào)整每個GTX的參數(shù)，GTX接口均有一個動態(tài)重配置端口，所以每個GTX的屬性都可以通過軟件在線進(jìn)行重新配置，可以直接修改預(yù)加重級別、輸出電壓擺幅和均衡[17]等參數(shù)測試誤比特率。

圖4 IBERT Console界面

在利用IBERT測試時，首先需要觀察PLL Status的狀態(tài)，如：狀態(tài)為QPLL LOCKED，表示時鐘鎖定，GTX可以正常工作；狀態(tài)是QPLL NOT LOCKED，表示未鎖定，要檢查GTX供電電壓和參考時鐘是否正常輸入。本設(shè)計的參考時鐘為200 MHz，設(shè)置的線速率10.312 5 Gbps和圖4MGT Link Status界面顯示一致。每個GTX可以產(chǎn)生多種偽隨機(jī)二進(jìn)制序列作為GTX的數(shù)據(jù)源。數(shù)據(jù)通過接收通道與發(fā)送通道發(fā)出的數(shù)據(jù)進(jìn)行比較計算出比特誤碼率。在這里，測試時選用隨機(jī)序列PRBS7，RX Received Bit Count欄顯示為接收到的總比特數(shù)，RX Bit Error Count欄顯示錯誤的比特數(shù)，當(dāng)前顯示為0。該測試是實(shí)時、動態(tài)的，誤比特率一直維持在10-13量級。

在圖4所示的RX Margin Analysis掃描界面，整個UI范圍內(nèi)進(jìn)行采樣點(diǎn)掃描測試時，信號眼圖的眼睛張得越大，信道質(zhì)量也就越好[18]。觀察其中一個GTX的2D眼圖如圖5所示，它是通過色溫的方式來顯示眼圖的[19]，圖中比特誤碼率達(dá)到10-9量級時的深色區(qū)域占了整個圖形較大面積即眼睛張開較大。因此對于GTX，數(shù)據(jù)可以進(jìn)行可靠傳輸。

圖5 GTX的2D眼圖

3.2 協(xié)議測試

數(shù)據(jù)鏈路工作正常后，按照制定好的協(xié)議，測試2個板卡之間高速串行數(shù)據(jù)傳輸時的誤比特率。系統(tǒng)主要包括數(shù)據(jù)成幀模塊、幀數(shù)據(jù)發(fā)送模塊、幀數(shù)據(jù)接收校驗(yàn)?zāi)K和時鐘補(bǔ)償模塊[20]。發(fā)送端發(fā)送Aurora 64B/66B核內(nèi)部產(chǎn)生的數(shù)據(jù)源，接收端接收相同機(jī)制的數(shù)據(jù)。

仿真結(jié)果如圖6所示，系統(tǒng)初始化完成后狀態(tài)信號channel_up_i和lane_up_i被拉高。錯誤指示信號hard_err_i和soft_err_i均為0，接收到數(shù)據(jù)的錯誤個數(shù)統(tǒng)計信號data_err_count_o顯示為0，說明數(shù)據(jù)通道收發(fā)數(shù)據(jù)正確無誤。該方案驗(yàn)證了板級間能夠進(jìn)行高速率串行傳輸。

圖6 仿真結(jié)果

4 結(jié)束語

針對采用并行接口傳輸數(shù)據(jù)的速率較慢的問題，提出利用FPGA實(shí)時性強(qiáng)等特點(diǎn)，設(shè)計了SFP+光模塊的硬件接口電路，實(shí)現(xiàn)了光纖通信這種高速串行傳輸方式。通過對FPGA內(nèi)部Aurora 64B/66B核的配置和例化，實(shí)現(xiàn)了2個板卡之間高速串行通信，通過對板卡進(jìn)行調(diào)試實(shí)現(xiàn)了兩板間串行數(shù)據(jù)傳輸速率可達(dá)10 Gbps的無誤傳輸。經(jīng)過多次測試，板卡性能穩(wěn)定，達(dá)到了設(shè)計要求，目前已應(yīng)用于某型號的高速數(shù)傳設(shè)備中。

該板卡通用性強(qiáng)，可移植性強(qiáng)，應(yīng)用靈活，可以兼容低速率數(shù)據(jù)傳輸，節(jié)約了生產(chǎn)成本，縮短了研發(fā)周期。

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TheDesignandImplementationofHigh-speedDataTransmissionInterfacebetweenBoards

HUA Sha,LI Feng,WU Lei-lei

(The54thResearchInstituteofCETC,ShijiazhuangHebei050081,China)

TN911

A

1003-3106(2017)11-0079-04

滑莎女，(1984—)，碩士，工程師。主要研究方向：高速調(diào)制解調(diào)器設(shè)計。

10.3969/j.issn.1003-3106.2017.11.17

滑莎,李鋒,武磊磊.板間高速數(shù)據(jù)傳輸接口的設(shè)計與實(shí)現(xiàn)[J].無線電工程,2017,47(11):79-82.[HUA Sha,LI Feng,WU Leilei.The Design and Implementation of High-speed Data Transmission Interface between Boards[J].Radio Engineering,2017,47(11)：79-82.]

2017-02-28

國家部委基金資助項(xiàng)目。

李鋒男，(1986—)，碩士，助理工程師。主要研究方向：高速調(diào)制解調(diào)器設(shè)計。