王濤，黃龍，潘建華，趙秋森

（無錫中微晶園電子有限公司，江蘇無錫214035）

LDMOS器件ESD防護(hù)特性分析與優(yōu)化設(shè)計(jì)

王濤，黃龍，潘建華，趙秋森

（無錫中微晶園電子有限公司，江蘇無錫214035）

LDMOS器件具有高輸出功率、高增益、高線性、良好的熱穩(wěn)定性等優(yōu)點(diǎn)，廣泛應(yīng)用于功率集成電路中，但在ESD防護(hù)過程中易發(fā)生雙回滯而降低ESD魯棒性?；?.25 μm Bipolar-CMOSDMOS工藝，分析了LDMOS器件峰值電場(chǎng)的轉(zhuǎn)移是發(fā)生雙回滯現(xiàn)象并引起弱魯棒性的主要原因，提出陽極用P+替代N+的版圖改進(jìn)方法。TLP測(cè)試制備的LDMOS器件顯示，器件漏電流穩(wěn)定維持在10-8A量級(jí)，二次失效電流大于9 A。結(jié)果表明，抑制的雙回滯能有效增強(qiáng)魯棒性，使其適用于高壓功率集成電路的ESD防護(hù)。

LDMOS；雙回滯；魯棒性

1 引言

LDMOS器件具有高輸出功率、大增益、高耐壓和較低的導(dǎo)通電阻等優(yōu)點(diǎn)，因而廣泛應(yīng)用于功率集成電路中[1]。同時(shí)，因其具有較強(qiáng)的耐壓能力，常用作ESD防護(hù)器件[2~4]，然而，在ESD應(yīng)力作用下，LDMOS器件易發(fā)生雙回滯現(xiàn)象，導(dǎo)致弱的ESD魯棒性。因雙回滯導(dǎo)致防護(hù)器件魯棒性降低的現(xiàn)象已得到不少關(guān)注[5]，但分析雙回滯發(fā)生的物理機(jī)制，在保證器件的品質(zhì)因子條件下提出合理的優(yōu)化設(shè)計(jì)仍具有較大的工程應(yīng)用價(jià)值。

本文基于0.25 μm BCD工藝制備了不同版圖結(jié)構(gòu)的LDMOS器件，結(jié)合TLP測(cè)試結(jié)果，分析了雙回滯現(xiàn)象的原因及內(nèi)部機(jī)理，結(jié)合現(xiàn)有的工藝條件，提出了合理的版圖優(yōu)化方案，證明了在抑制雙回滯、增強(qiáng)ESD魯棒性方面具有明顯效果。

2 LDMOS器件測(cè)試與分析

2.1 器件ESD防護(hù)能力測(cè)試

在P型襯底(P-sub)、P型外延(P-epi)的工藝下制備的LDMOS器件的結(jié)構(gòu)剖面圖如圖1所示，在P型襯底上加入了N型輕摻雜漏(NLDD)版圖，使其具備較高的耐壓能力；同時(shí)，源區(qū)加入了P型摻雜注入(Pwell)版圖，以保證器件具備較高的維持電壓。將柵極、源極以及襯底接地，構(gòu)成器件的陰極，漏極作為陽極。

圖1 LDMOS器件結(jié)構(gòu)剖面

2.2 器件ESD防護(hù)能力測(cè)試

利用Barth 4002型TLP測(cè)試系統(tǒng)對(duì)制備的LDMOS器件進(jìn)行測(cè)試，設(shè)置ESD脈沖測(cè)試信號(hào)的上升時(shí)間為10 ns，脈沖寬度為100 ns，步長(zhǎng)為1 V。每施加一次TLP測(cè)試脈沖，同時(shí)對(duì)器件進(jìn)行漏電流測(cè)試，即在器件兩端加一高于工作電壓10%的直流電壓，測(cè)試器件中的漏電流。器件的測(cè)試結(jié)果如圖2所示，其中實(shí)心符號(hào)代表電流-電壓(I-V)特性，空心符號(hào)代表對(duì)應(yīng)的漏電流(IL)。

圖2 LDMOS器件的TLP測(cè)試I-V曲線

2.3 器件ESD防護(hù)能力分析

測(cè)試結(jié)果顯示，隨著器件兩端ESD脈沖電壓逐步增大，器件開始處于未開啟狀態(tài)，此時(shí)漏電流很小且穩(wěn)定地維持在10-11A量級(jí)，當(dāng)器件觸發(fā)開啟并發(fā)生第一次回滯，漏電流保持不變，當(dāng)TLP電流增至2.0 A時(shí)，器件發(fā)生了第二次回滯，漏電流從5.40×10-11A增至2.43×10-3A，漏電流值急劇增大，表明器件已完全失效。

LDMOS器件在ESD應(yīng)力下可等效NPN三極管結(jié)構(gòu)，其簡(jiǎn)化的等效結(jié)構(gòu)以及在不同電流密度下器件內(nèi)部電場(chǎng)的分布如圖3所示，其中陰極的N+等效三極管的發(fā)射極(E)，Pwell和P-sub等效三極管的基極(B)，NLDD和陽極的N+等效三極管的集電極(C)。在器件未開啟，即電流密度較小的情況下(J=J1)，空間可動(dòng)電荷可忽略，由于集電結(jié)反偏，所以靠近集電結(jié)的基區(qū)的電子被抽走，最大電場(chǎng)出現(xiàn)在集電結(jié)上。由泊松方程可知，基區(qū)的電場(chǎng)分布為：

其中，NB表示基區(qū)的摻雜濃度，q表示電子電量，εS為相對(duì)介電常數(shù)。集電區(qū)的電場(chǎng)分布為：

其中NC表示集電區(qū)的摻雜濃度。

隨著ESD應(yīng)力增強(qiáng)，器件觸發(fā)開啟，并發(fā)生第一次回滯，此時(shí)電流密度增至空間可動(dòng)電荷不能忽略時(shí)(J=J2)，靠近集電結(jié)附近的基區(qū)的電子濃度不再為0，而是等于JC/VL，其中JC是集電極的電流密度，VL是電子的極限漂移速度(約為106cm/s)，大電流會(huì)增加P型基區(qū)的凈電荷密度，此時(shí)基區(qū)的電場(chǎng)分布可表示為：

大電流的注入會(huì)中和掉N-集電極區(qū)域的電荷密度，此時(shí)N-集電極區(qū)域的電場(chǎng)分布可表示為：

若電流的注入進(jìn)一步增大(J=J3)，當(dāng)JC/qVL大于NC時(shí)，原來P型的基區(qū)變成了準(zhǔn)中性區(qū)域，N-集電極變成帶負(fù)電荷區(qū)域，最大電場(chǎng)出現(xiàn)在陽極的N+和NLDD之間，即基區(qū)擴(kuò)展到了集電極區(qū)中，因?yàn)镹+區(qū)域的摻雜濃度較大，此時(shí)雪崩倍增速度增強(qiáng)，器件兩端的電壓降低，第二次回滯現(xiàn)象發(fā)生。

圖3 LDMOS器件的等效結(jié)構(gòu)及其在不同電流注入下的電場(chǎng)分布

發(fā)生基區(qū)擴(kuò)展現(xiàn)象會(huì)對(duì)LDMOS器件的ESD防護(hù)特性帶來諸多不利的影響。首先，基區(qū)的展寬會(huì)使寄生NPN三極管的放大系數(shù)下降，降低器件的ESD泄放效率；其次，器件最大電場(chǎng)由原來的N-和P-well區(qū)域轉(zhuǎn)移到N-和N+之間，漏端成為器件最脆弱的地方，強(qiáng)電場(chǎng)集中分布在漏端使器件具有極差的ESD魯棒性。

3 提高魯棒性的優(yōu)化設(shè)計(jì)

從上述分析可知，為提高器件的二次失效電流，增強(qiáng)器件的魯棒性，可采取增大漏極到柵極距離的方法，限制集電極的電流密度，從根本上避免超過發(fā)生基區(qū)展寬效應(yīng)的臨界電流密度值，但是此方法不僅會(huì)提高器件的導(dǎo)通電阻，而且占用較大的版圖面積，結(jié)合本批次制備工藝的特點(diǎn)，在不增加版圖面積、合理控制制造成本的前提下，利用P+版圖代替陽極的N+版圖，優(yōu)化后的器件結(jié)構(gòu)剖面圖如圖4所示，與傳統(tǒng)的LDMOS相比，主要區(qū)別在于將LDMOS器件漏極中的N+注入換成P+注入，避免了等效三極管中集電極具備不同濃度分布的結(jié)構(gòu)，從而抑制了雙回滯現(xiàn)象的發(fā)生，并且當(dāng)ESD應(yīng)力作用于器件時(shí)，可形成一個(gè)類似SCR結(jié)構(gòu)的PNPN路徑泄放ESD電流，因此在保證其他參數(shù)不變的情況下，具備較強(qiáng)的ESD魯棒性。

圖4 優(yōu)化后LDMOS器件的結(jié)構(gòu)剖面圖

利用10 ns上升時(shí)間和100 ns脈沖寬度的TLP測(cè)試系統(tǒng)對(duì)制備的優(yōu)化器件進(jìn)行測(cè)試，結(jié)果如圖5所示，其中，實(shí)心曲線代表TLP I-V曲線，空心曲線代表對(duì)應(yīng)的漏電流。由測(cè)試結(jié)果可知，一直達(dá)到9 A也沒有出現(xiàn)明顯的失效現(xiàn)象。

圖5 優(yōu)化后LDMOS器件的TLP測(cè)試I-V曲線

器件改進(jìn)前后ESD防護(hù)特性對(duì)比結(jié)果如表1所示，擊穿電壓和維持電壓基本保持不變，優(yōu)化后器件漏電流穩(wěn)定維持在10-8A量級(jí)，表明器件已經(jīng)有效地抑制了雙回滯現(xiàn)象的發(fā)生，同時(shí)二次失效電流提高到9 A以上，器件具有較強(qiáng)的魯棒性。

表1 優(yōu)化前后LDMOS器件ESD防護(hù)特性比較

4 結(jié)論

提出了版圖的優(yōu)化方法，利用P+替代N+制備了LDMOS器件，二次失效電流大于9 A，驗(yàn)證了版圖優(yōu)化方法對(duì)抑制雙回滯現(xiàn)象、增強(qiáng)器件魯棒性的有效性。優(yōu)化的LDMOS器件適用于片上高壓功率集成電路的ESD防護(hù)，為該工藝平臺(tái)的高壓ESD防護(hù)設(shè)計(jì)提供了有益的參考。

[1]黃曉蘭，等.功率RFLDMOS的關(guān)鍵參數(shù)研究[J].半導(dǎo)體學(xué)報(bào)，2006,12.

[2]汪洋，等.18 V LDMOS器件ESD電流非均勻分布的模擬和測(cè)試分析[J].固體電子學(xué)研究與進(jìn)展,2012,32.

[3]Wang C T,et al.ESD protection design with lateral DMOS transistor in 40-V BCD technology[J].IEEE Transactions on Electron Devices,2010,57.

[4]李梅芝，等.柵壓對(duì)LDMOS在瞬態(tài)大電流下工作的溫度影響[J].半導(dǎo)體學(xué)報(bào),2008,28.

[5]Ker M D,et al.Double snapback characteristics in high-voltage nMOSFETs and the impact to on-chip ESD protection design[J].IEEE Transactions on Electron Device Letters,2004,25.

Analysis of ESD Protection Characteristics and Optimization for LDMOS Devices

WANG Tao,HUANG Long,PAN Jianhua,ZHAO Qiusen
（Wuxi Zhongwei Microchips Co.,Ltd.,Wuxi 214035,China）

LDMOS is widely used in high voltage ICs by reason of its high output power,high gain,high linearity and excellent heat stability.The ESD robustness of LDMOS devices may be weakened by the double snapback occurred in the high voltage ESD protection process.The LDMOS device analyzed in the article is fabricated in 0.25 μm Bipolar-CMOS-DMOS process.The failure and weak robustness are mainly caused by the peak electric field transfer.To solve the problem,the layout of LDMOS is modified using the P+instead of the N+.The TLP test results indicate that the leakage current remains the level of 10-8A and the second failure current is more than 9A.The robustness of the optimized LDMOS can be effectively strengthened due to the suppressed double snapback,providing a suitable ESD protection solution for high-voltage power integrated circuits.

LDMOS;double snapback;robustness

TN602

A

1681-1070（2017）08-0041-03

王濤（1984—），男，湖南郴州人，碩士，畢業(yè)于南京大學(xué)，工程師，現(xiàn)在無錫中微晶園電子有限公司工作，主要研究方向?yàn)榘雽?dǎo)體器件的設(shè)計(jì)及射頻器件測(cè)試應(yīng)用等。

2017-1-5