呂晨陽(yáng), 武明西

(中國(guó)船舶重工集團(tuán)公司第七二四研究所，南京 211153)

數(shù)字信道化接收機(jī)的設(shè)計(jì)與實(shí)現(xiàn)

呂晨陽(yáng), 武明西

(中國(guó)船舶重工集團(tuán)公司第七二四研究所，南京 211153)

在推導(dǎo)出實(shí)信號(hào)數(shù)字信道化的高效實(shí)現(xiàn)形式的基礎(chǔ)上，通過(guò)硬件平臺(tái)完成了1.6 GHz采樣率32子通道數(shù)字信道化的硬件實(shí)現(xiàn)。在硬件實(shí)現(xiàn)過(guò)程中，介紹了算法的實(shí)現(xiàn)流程，對(duì)信道化關(guān)鍵模塊——并行FFT模塊的實(shí)現(xiàn)方法進(jìn)行了重點(diǎn)介紹，并探討了硬件模塊與高速ADC數(shù)據(jù)接口方法，最后在硬件平臺(tái)上對(duì)系統(tǒng)進(jìn)行了實(shí)際測(cè)試，性能指標(biāo)達(dá)到了設(shè)計(jì)要求，模塊運(yùn)行正確可靠。

數(shù)字信道化；多相濾波；現(xiàn)場(chǎng)可編程門陣列

0 引 言

作為電子戰(zhàn)的重要組成部分，電子偵察在現(xiàn)代化的信息戰(zhàn)爭(zhēng)時(shí)代扮演著較重要的角色。為實(shí)現(xiàn)對(duì)非合作信號(hào)的偵察接收與高概率截獲，電子偵察接收機(jī)常常需要較大的瞬時(shí)帶寬覆蓋、較高的接收靈敏度和較大的動(dòng)態(tài)范圍。相伴于電子技術(shù)的發(fā)展，電子偵察接收機(jī)先后經(jīng)歷過(guò)晶體接收機(jī)、瞬時(shí)測(cè)頻接收機(jī)、超外差接收機(jī)、信道化接收機(jī)等多種形態(tài)。而其中信道化接收機(jī)利用并行的多個(gè)信道對(duì)信號(hào)進(jìn)行覆蓋，既具有外差式接收機(jī)的高靈敏度、高動(dòng)態(tài)，又具有晶體接收機(jī)、瞬時(shí)測(cè)頻接收機(jī)的寬頻率覆蓋，為較理想的電子偵察接收機(jī)體制?；跀?shù)字信號(hào)處理技術(shù)的數(shù)字信道化接收機(jī)因其在保證高靈敏度、大動(dòng)態(tài)與瞬時(shí)覆蓋接收的同時(shí)還具有信道一致性高、功耗較低、體積較小的優(yōu)點(diǎn)而越來(lái)越得到廣泛的應(yīng)用。[1-3]

1 基于多相濾波的數(shù)字信道化高效結(jié)構(gòu)

常規(guī)的數(shù)字信道化低通實(shí)現(xiàn)形式通過(guò)與多個(gè)不同頻率本振數(shù)字混頻和濾波抽取后將寬帶接收信號(hào)搬移到基帶，如圖1所示。

圖1 實(shí)信號(hào)濾波器組的低通實(shí)現(xiàn)

(1)

(2)

令

則有

(3)

(4)

式中

圖2 信道化接收機(jī)模型

2 數(shù)字信道化接收機(jī)的實(shí)現(xiàn)

數(shù)字信道化接收機(jī)的硬件平臺(tái)主要由高速采樣ADC和處理FPGA組成。在實(shí)際使用時(shí)，前端接收機(jī)將接收到的射頻信號(hào)轉(zhuǎn)換為1.2GHz中頻帶通信號(hào)送至本平臺(tái)。在本平臺(tái)中，ADC通過(guò)帶通采樣模式，以1.6GHz采樣速率完成對(duì)該1.2GHz中頻信號(hào)的數(shù)字化，然后在FPGA內(nèi)完成數(shù)字信道化處理。ADC選用Ti公司的ADC12D1800，F(xiàn)PGA選用Xilinx公司的XC7VLX485T。根據(jù)實(shí)際工程需求，設(shè)計(jì)子信道數(shù)K和抽取系數(shù)M為32，信道化后的數(shù)據(jù)率為50MSps。

2.1 高速模數(shù)轉(zhuǎn)換

ADC12D1800芯片集成了兩路獨(dú)立的ADC轉(zhuǎn)換器，具有12bit量化精度，每個(gè)通道最大1.8GHz采樣率，并可通過(guò)交錯(cuò)采樣，實(shí)現(xiàn)最大單通道3.6GHz的采樣速率。其數(shù)據(jù)接口采用LVDS接口，內(nèi)部集成了1∶1MUX或1∶2MUX，將輸出的數(shù)據(jù)率降低。本文中ADC工作在1.6GHz采樣率，采用1∶2MUX輸出，每一路MUX的輸出采用DDR模式，工作時(shí)鐘為400MHz。

2.2 高速數(shù)據(jù)的并行接收

為了保證數(shù)據(jù)的有效接收，避免時(shí)鐘沿的不穩(wěn)定狀態(tài)，數(shù)據(jù)與時(shí)鐘的相對(duì)延時(shí)要求非常嚴(yán)格。決定數(shù)據(jù)和時(shí)鐘的相對(duì)延時(shí)有兩個(gè)因素：一是PCB板上時(shí)鐘和數(shù)據(jù)走線長(zhǎng)度，布線時(shí)控制并行線間和時(shí)鐘的誤差在5個(gè)mil以內(nèi)；二是FPGA芯片內(nèi)部的IO口延時(shí)和走線長(zhǎng)度，該因素可借助FPGA內(nèi)部的IDelay模塊進(jìn)行訓(xùn)練和延遲調(diào)節(jié)補(bǔ)償以實(shí)現(xiàn)ADC數(shù)據(jù)穩(wěn)定正確接收。

2.3 基于ISERDES的串并轉(zhuǎn)換

如前所述，F(xiàn)PGA與ADC接口時(shí)鐘為400MHz，實(shí)際數(shù)據(jù)傳輸率為800MHz，通常FPGA內(nèi)部處理邏輯達(dá)不到該速率，因此需要對(duì)ADC輸入的高速數(shù)據(jù)進(jìn)行降速并行處理。這里借助FPGA內(nèi)部串并轉(zhuǎn)換器(dedicatedIOBinputdeserializer,ISERDES)硬件來(lái)完成該功能。ISERDES由串并轉(zhuǎn)換器(serialtoparallelconverter)、數(shù)控延時(shí)單元(IDELAY)和滑動(dòng)比特模塊(BITSLIP)3部分組成。ISERDES支持單數(shù)據(jù)率(SDR)或雙數(shù)據(jù)率兩種采樣模式，IDELAY具有64步長(zhǎng)的延時(shí)調(diào)節(jié)功能，可以補(bǔ)償布線的時(shí)延。BITSLIP可以重新排列輸入的并行數(shù)據(jù)流。本平臺(tái)設(shè)計(jì)ISERDES工作在1∶4的DDR模式，在FPGA內(nèi)部得到200M的數(shù)據(jù)流，結(jié)合AD芯片內(nèi)部的1∶2MUX完成對(duì)采樣信號(hào)的8倍降速并行處理。

2.4 信號(hào)處理的實(shí)現(xiàn)

信道化接收機(jī)信號(hào)處理主要包括抽取、數(shù)字下變頻、多相濾波和并行FFT。設(shè)計(jì)充分利用XILINX提供的成熟的IP核，并對(duì)算法中的一些運(yùn)算進(jìn)行優(yōu)化。

2.4.1 多相下變頻

2.4.2 多相FIR濾波器

根據(jù)子通道帶寬和抑制比要求，利用FDATool設(shè)計(jì)濾波器系數(shù)，設(shè)計(jì)得到濾波器階數(shù)為256，帶寬為12.5MHz，阻帶抑制比為60dB。由于是對(duì)復(fù)信號(hào)進(jìn)行濾波，得到的信號(hào)帶寬為25MHz。將濾波器系數(shù)進(jìn)行抽取，得到多相濾波的每個(gè)子濾波器為8階。FPGA內(nèi)部的邏輯時(shí)鐘為200MHz，而FIR濾波器的數(shù)據(jù)率為50MHz，故對(duì)濾波器進(jìn)行1∶4的復(fù)用，降低資源消耗。信道濾波器幅度響應(yīng)如圖3所示。

圖3 信道濾波器圖

2.4.3 并行FFT單元

并行FFT核是該算法實(shí)現(xiàn)的關(guān)鍵技術(shù)之一。設(shè)計(jì)采用Xilinx公司串行的FFTIPCore為基礎(chǔ)來(lái)進(jìn)行并行FFT處理。實(shí)現(xiàn)的核心是將輸入的并行數(shù)據(jù)轉(zhuǎn)換成串行數(shù)據(jù)，同時(shí)保證能不間斷地對(duì)輸入的并行數(shù)據(jù)進(jìn)行轉(zhuǎn)換處理。本設(shè)計(jì)采用32點(diǎn)并行FFT，輸入的數(shù)據(jù)分成組，每組32個(gè)數(shù)據(jù)，對(duì)每組的32個(gè)數(shù)據(jù)分別進(jìn)行并串轉(zhuǎn)換，輸入串行FFT核，共采用8個(gè)FFT核，每個(gè)FFT核都是32點(diǎn)串行FFT核。每組數(shù)據(jù)延時(shí)一個(gè)時(shí)鐘周期，同時(shí)每路FFT核輸出結(jié)果的延時(shí)是一定的。所以，八路輸出結(jié)果也是每路數(shù)據(jù)比上一路延時(shí)一個(gè)時(shí)鐘周期。對(duì)輸出結(jié)果進(jìn)行并串轉(zhuǎn)換，實(shí)現(xiàn)了并行的數(shù)據(jù)輸入和并行的數(shù)據(jù)輸入的效果。由于輸入數(shù)據(jù)和輸出數(shù)據(jù)的時(shí)序關(guān)系，保證了數(shù)據(jù)的連續(xù)輸入和連續(xù)輸出。實(shí)現(xiàn)框圖如圖4所示。

圖4 利用串行FFT IP核構(gòu)建并行FFT算法模型

3 實(shí)現(xiàn)與測(cè)試結(jié)果

利用XILINX設(shè)計(jì)軟件Vivado對(duì)設(shè)計(jì)結(jié)果進(jìn)行綜合、布局布線，生成比特流下載進(jìn)FPGA芯片，通過(guò)前端輸入功率為0dBm、頻率為1.2GHz的連續(xù)波，通過(guò)開發(fā)環(huán)境的調(diào)試窗口抓取數(shù)據(jù)，將數(shù)據(jù)導(dǎo)入Matlab進(jìn)行分析，得到如圖5所示的結(jié)果。從圖中可以看出，信號(hào)的無(wú)雜散動(dòng)態(tài)范圍大于60dB，計(jì)算得到ADC的有效位為8.6bit。

將輸入信號(hào)功率降低為-50dBm，頻率同樣為1.2GHz，脈寬0.1μs，脈沖重復(fù)周期0.2μs，信號(hào)應(yīng)在2、3信道輸出，選擇3信道抓取輸出結(jié)果。圖5中前4條信號(hào)為ADC輸入的原始數(shù)據(jù)。從圖中可以看出，信號(hào)已經(jīng)淹沒在噪聲中，最下面的兩條線為信號(hào)對(duì)應(yīng)的信道輸出的信號(hào)，分別為I路和Q路，此處信號(hào)的信噪比得到明顯的提升。

圖5 ADC數(shù)據(jù)頻譜圖

測(cè)試子信道分離度和抑制比。在ADC輸入端疊加兩個(gè)正弦信號(hào)，其中一個(gè)頻率為1 210MHz，功率0dBm，另一個(gè)頻率1 344MHz，功率-35dBm。通過(guò)Vivado調(diào)試接口抓取子信道數(shù)據(jù)并進(jìn)行頻譜分析，結(jié)果如圖7所示。從圖中可以看出，兩個(gè)信號(hào)分別從3、21號(hào)子信道輸出。信道3為1 210MHz的輸出信道(如圖8(a)所示)，其功率為10dBm左右，顯示功率未標(biāo)校，利用相對(duì)值測(cè)量信道抑制比。圖8(b)為非信號(hào)輸出信道，其邊緣的峰值為泄露的信號(hào)，從圖中得到其功率為-50dBm左右，可以得到其差值為60dB左右。

圖6 ADC原始數(shù)據(jù)與信道化輸出結(jié)果

圖7 部分信道輸出頻譜圖

(a)

(b)

4 結(jié)束語(yǔ)

結(jié)合工程實(shí)踐，筆者推導(dǎo)出基于多相濾波的數(shù)字信道化高效結(jié)構(gòu)。該結(jié)構(gòu)有效地降低了運(yùn)算量和FPGA邏輯和運(yùn)算資源，使算法的實(shí)時(shí)硬件實(shí)現(xiàn)變?yōu)榭赡堋Ｔ诟咝?shí)現(xiàn)算法基礎(chǔ)上，利用FPGA完成了1.6 GHz采樣率的32通道信道化接收機(jī)。經(jīng)過(guò)測(cè)試，該接收機(jī)可有效分離不同頻率的信號(hào)，信道外信號(hào)抑制比達(dá)到60 dB，能夠滿足寬帶電子偵察接收機(jī)需求。

[1] 楊小牛,樓才義,徐建良.軟件無(wú)線電原理與應(yīng)用[M].北京:電子工業(yè)出版社,2001.

[2] 楊靜,呂幼新.高效數(shù)字信道化IFM接收機(jī)的研究[J].電子科技大學(xué)學(xué)報(bào),2005, 34(1):444-447.

[3] 周欣,吳瑛.基于多相濾波的寬帶接收機(jī)信道化算法研究[J].現(xiàn)代雷達(dá),2006,28(11):71-74.

Design and implementation of digital channelized receiver

LYU Chen-yang, WU Ming-xi

(No.724 Research Institute of CSIC, Nanjing 211153)

Based on the derived highly-efficient implementation form of the digital channelization of the real signals, the hardware implementation of the 32-subchannel digital channelization is completed with the sampling rate of 1.6 GHz through the hardware platform. In the process of the hardware implementation, the implementation process of the algorithm is introduced with emphasis on the implementation method of the parallel FFT module, the key module of the channelization. Besides, the data interface method of the high-speed ADC and the hardware module is discussed. Finally, the system is tested on the hardware platform, indicating that its performance specifications meet the design requirements and the module operates correctly and reliably.

digital channelization; multi-phase filter; FPGA

2017-04-21；

2017-04-27

呂晨陽(yáng)(1989-)，男，工程師，碩士，研究方向：雷達(dá)信號(hào)處理；武明西(1983-)，男，高級(jí)工程師，碩士，研究方向：雷達(dá)信號(hào)處理。

TN85

A

1009-0401(2017)02-0041-04