宮海波，徐 茜，張振華

(中國飛行試驗研究院，西安 710089)

高速航電總線數(shù)據(jù)實時遙測技術(shù)研究

宮海波，徐 茜，張振華

(中國飛行試驗研究院，西安 710089)

為了解決飛行試驗中高速航電總線數(shù)據(jù)實時遙測的測試需求，研究了高速航電總線數(shù)據(jù)采集及實時遙測的測試技術(shù)；面對全新總線架構(gòu)以及海量實時傳輸數(shù)據(jù)，傳統(tǒng)的總線測試技術(shù)無法滿足新的測試需求，設(shè)計了高速航電總線數(shù)據(jù)監(jiān)聽以及遙測傳輸?shù)臏y試系統(tǒng)，成功將高速總線數(shù)據(jù)融合到網(wǎng)絡(luò)數(shù)據(jù)采集技術(shù)及數(shù)字遙測技術(shù)中；實際的試驗結(jié)果表明，該方案能夠準確、有效地完成機載高速航電總線數(shù)據(jù)采集及實時遙測傳輸，該方案的成功應(yīng)用，為今后相關(guān)的高速總線數(shù)據(jù)測試提供了重要的參考價值。

高速總線；飛行試驗；實時監(jiān)控；FPGA

0 引言

隨著航空領(lǐng)域相關(guān)技術(shù)的發(fā)展，尤其是網(wǎng)絡(luò)技術(shù)、計算機技術(shù)以及微電子技術(shù)的飛速發(fā)展，機載航電設(shè)備采用了大量新技術(shù)，設(shè)備的復(fù)雜程度以及信息化程度都發(fā)生了極大的變化，航空電子系統(tǒng)進一步向模塊化和集成化方向發(fā)展[1-3],航空電子系統(tǒng)對總線網(wǎng)絡(luò)的通信需求也越來越高，航空機載數(shù)據(jù)總線面臨著挑戰(zhàn)和變革[4]，傳統(tǒng)的ARINC429、1553B總線的傳輸速率已經(jīng)遠遠不能滿足航空電子系統(tǒng)通信的需求。新型高帶寬航電數(shù)據(jù)總線的出現(xiàn)，解決了各類機載設(shè)備尤其是復(fù)雜電子設(shè)備、航電系統(tǒng)等復(fù)雜程度越來越高所帶來的傳輸受限問題[5]。

國外先進機載設(shè)備采用了新一代高速航空總線，隨著復(fù)雜航電設(shè)備的不斷升級，新型總線速率可達到1553B總線傳輸速率的1000倍以上，新一代高速航空總線已成為未來航電統(tǒng)一網(wǎng)絡(luò)的首選[6-8]。高速航電總線規(guī)模及拓撲結(jié)構(gòu)異常復(fù)雜，傳統(tǒng)RS422、ARINC429、1553B等總線測試技術(shù)根本無法滿足新技術(shù)的發(fā)展，與傳統(tǒng)數(shù)據(jù)幀固定，單一總線數(shù)據(jù)的測試環(huán)境相比，新型高速航電總線呈現(xiàn)出可變包的數(shù)據(jù)幀以及復(fù)雜的多種數(shù)據(jù)集合的網(wǎng)絡(luò)測試環(huán)境[9]。

針對全新總線架構(gòu)以及較高的實時總線數(shù)據(jù)速率的現(xiàn)狀，如何完成高速航電總線數(shù)據(jù)的采集以及實時遙測，對機載測試來說是一項極具困難的挑戰(zhàn)[10]。本文在航電總線理論研究的基礎(chǔ)上，將高速航電總線數(shù)據(jù)融合到網(wǎng)絡(luò)數(shù)據(jù)采集技術(shù)及數(shù)字遙測技術(shù)中，對高速航電總線數(shù)據(jù)實時遙測傳輸技術(shù)提出了一套解決方案。

1 測試系統(tǒng)組成及工作原理

機載設(shè)備的大量信息通過機載高速航電總線進行傳輸，其中部分關(guān)鍵數(shù)據(jù)信息是地面實時監(jiān)控人員所關(guān)心的，所以需要實時解析用戶關(guān)心的某些總線數(shù)據(jù)，將其變換為機載測試系統(tǒng)能接收的數(shù)據(jù)格式，由機載測試系統(tǒng)將機載高速航電總線數(shù)據(jù)與其它測試數(shù)據(jù)整合后，通過機載遙測傳輸設(shè)備發(fā)送到地面，進而完成測試參數(shù)監(jiān)控需求。因此，機載高速航電總線測試系統(tǒng)必須實現(xiàn)如下功能，首先是建立正確的拓撲連接，保證在不影響飛機航電系統(tǒng)信息傳輸結(jié)構(gòu)與特性的前提下，能夠獲取機載航電總線上的信息；其次是建立統(tǒng)一的測試系統(tǒng)時間協(xié)調(diào)機制，能夠?qū)Σ杉臋C載高速航電總線數(shù)據(jù)添加統(tǒng)一的測試系統(tǒng)時間標記，從而確保機載高速航電總線數(shù)據(jù)與其它測試參數(shù)的時間協(xié)調(diào)一致性。

機載高速航電總線數(shù)據(jù)采集測試系統(tǒng)主要由電源模塊、高速總線數(shù)據(jù)接收模塊、B碼接收模塊、數(shù)據(jù)處理模塊、主控制器模塊、存儲模塊等組成，測試系統(tǒng)框圖如圖1所示。

圖1 機載高速航電總線數(shù)據(jù)測試系統(tǒng)框圖

電源模塊將輸入28 V電源轉(zhuǎn)換成系統(tǒng)內(nèi)部各模塊的5 V直流供電；母板完成各個模塊間以及對外接口的互連；機載高速航電總線數(shù)據(jù)接收模塊主要完成網(wǎng)絡(luò)數(shù)據(jù)采集、余度去除、數(shù)據(jù)過濾、時碼信息解析和處理；數(shù)據(jù)處理模塊完成數(shù)據(jù)格式轉(zhuǎn)換和緩沖存儲處理；主控制器模塊負責完成系統(tǒng)配置加載、初始化、參數(shù)挑數(shù)、IENA格式數(shù)據(jù)打包以及通過以太網(wǎng)發(fā)送IENA數(shù)據(jù)的功能。

2 系統(tǒng)硬件設(shè)計

2.1 電源模塊設(shè)計

電源模塊將飛機上28 V電源轉(zhuǎn)換成測試系統(tǒng)所需的二次電源，電源工作特性、電源品質(zhì)和用電要求滿足GJB181-86的相關(guān)要求，具有輸出過壓和短路保護功能、耐輸入過壓浪涌功能、耐輸入尖峰浪涌功能和掉電保持功能。

電源模塊原理框圖如圖2所示，由輸入濾波、輔助電源、防過壓浪涌電路、欠壓儲能電路、輸出濾波、5 V功率模塊等組成。

圖2 電源模塊原理框圖

2.2 高速航電總線數(shù)據(jù)接收模塊設(shè)計

高速總線數(shù)據(jù)接收模塊主要由兩個相同的模塊組成，每個模塊完成一路高速總線數(shù)據(jù)的采集工作。高速總線數(shù)據(jù)接收模塊主要完成兩路網(wǎng)絡(luò)數(shù)據(jù)采集和過濾，解析時間信息，采集過濾之后，每路網(wǎng)絡(luò)數(shù)據(jù)分為兩路，其中一路數(shù)據(jù)通過PCI接口發(fā)送至主控制器模塊進行處理，一路數(shù)據(jù)通過RocketIO接口發(fā)送至數(shù)據(jù)處理模塊進行處理。

模塊主要電路包括電源變換電路、復(fù)位電路、存儲器電路、時間碼元輸入電路、調(diào)試串口、422接口電路等。高速總線數(shù)據(jù)接收模塊系統(tǒng)結(jié)構(gòu)如圖3所示。

圖3 高速總線數(shù)據(jù)接收模塊原理框圖

FPGA作為高速航電總線數(shù)據(jù)接收模塊處理核心，主要實現(xiàn)高速航電總線數(shù)據(jù)的采集和過濾輸出，包括總線網(wǎng)絡(luò)接口、系統(tǒng)RTC授時、時鐘同步原語解析、IRIG-B時碼電路及本地RTC、數(shù)據(jù)幀組幀、時標及過濾、記錄數(shù)據(jù)發(fā)送以及PCI接口等功能。系統(tǒng)設(shè)計中，數(shù)據(jù)記錄、過濾電路以及2路總線接口互相獨立，分別由PPC0和PPC1管理，2路使用同一個PCI主機接口。采集邏輯功能架構(gòu)如圖4所示。

圖4 采集邏輯功能架構(gòu)

2.3 數(shù)據(jù)處理模塊設(shè)計

數(shù)據(jù)管理單元通過可編程控制邏輯器件實現(xiàn)處理器局部端總線的控制邏輯，通過FPGA實現(xiàn)數(shù)據(jù)的輸入/輸出和中斷控制，通過2路 PCIe 4Lanes接口和數(shù)據(jù)接收單元進行交聯(lián)，數(shù)據(jù)傳輸速率可達2.5 Gbps，并輸出兩路千兆以太網(wǎng)到數(shù)據(jù)輸出單元，數(shù)據(jù)輸出單元根據(jù)高速總線數(shù)據(jù)協(xié)議，對總線數(shù)據(jù)進行解析。

當數(shù)據(jù)管理單元將一幀數(shù)據(jù)寫入FIFO后，通知協(xié)議解析單元，該單元將完整一幀數(shù)據(jù)讀入到RAM，根據(jù)高速總線數(shù)據(jù)協(xié)議，首先對包進行分類，然后根據(jù)預(yù)先編程的設(shè)置進行過濾，過濾掉不需要的幀數(shù)據(jù)，針對所需要的數(shù)據(jù)幀進一步根據(jù)參數(shù)定義，從數(shù)據(jù)幀中取出被定義的數(shù)據(jù)。數(shù)據(jù)處理模塊結(jié)構(gòu)示意圖如圖5所示。

圖5 數(shù)據(jù)處理模塊結(jié)構(gòu)示意圖

2.4 主控制器模塊設(shè)計

機載高速總線網(wǎng)絡(luò)系統(tǒng)主要由機載航空電子設(shè)備、設(shè)備連接端口及網(wǎng)絡(luò)處理模塊構(gòu)成，飛行試驗所需的總線消息傳輸至網(wǎng)絡(luò)處理模塊中的監(jiān)控端口，根據(jù)測試任務(wù)需求，將海量網(wǎng)絡(luò)數(shù)據(jù)中部分數(shù)據(jù)消息配置到測試監(jiān)控端口。針對飛機上測試端口的高速海量網(wǎng)絡(luò)數(shù)據(jù)，采用網(wǎng)絡(luò)監(jiān)控模塊IP核，結(jié)合測試任務(wù)開發(fā)專用數(shù)據(jù)接收模塊在不占用邏輯資源的情況下提供高速處理的通信接口，完成數(shù)據(jù)格式轉(zhuǎn)換、解碼、同步、數(shù)據(jù)重構(gòu)后進行完整性檢測和余度去除處理，最后將符合要求的數(shù)據(jù)幀通過高速DMA接口輸出給數(shù)據(jù)管理單元。

高速航電總線關(guān)鍵參數(shù)的實時遙測監(jiān)控部分，必須考慮與目前測試系統(tǒng)能夠兼容，為了滿足高速航電總線關(guān)鍵參數(shù)的實時遙測監(jiān)控，數(shù)據(jù)解析完成后，根據(jù)事先準備好的配置文件，可從解析的數(shù)據(jù)中挑選關(guān)鍵參數(shù)，并且按照IENA標準將挑選的數(shù)據(jù)打包，進而將數(shù)據(jù)傳給多功能數(shù)據(jù)采集系統(tǒng)。利用網(wǎng)絡(luò)接收模塊接收符合IENA標準的網(wǎng)絡(luò)包，多功能數(shù)據(jù)采集系統(tǒng)將高速航電總線網(wǎng)絡(luò)包數(shù)據(jù)融合到PCM流中，進而完成關(guān)鍵參數(shù)的實時遙測。

主控制器模塊實現(xiàn)特征參數(shù)緩存打包和以太網(wǎng)發(fā)送，以及配置接口等功能。主控制器模塊與高速航電總線數(shù)據(jù)接收模塊之間接口為PCI，高速航電總線數(shù)據(jù)接收模塊將收到的數(shù)據(jù)幀通過PCI接口送到主控制器模塊的內(nèi)存中，主控制器模塊CPU從內(nèi)存中讀取數(shù)據(jù)并進行特征參數(shù)提取和數(shù)據(jù)打包處理，完成IENA打包后由以太網(wǎng)接口發(fā)送出去，主控制器模塊功能如圖6所示。

圖6 主控制器模塊功能圖

3 技術(shù)關(guān)鍵點分析及解決途徑

試飛測試數(shù)據(jù)處理中，采集的高速航電總線數(shù)據(jù)不是孤立的，它需要與試飛用傳感器測量數(shù)據(jù)進行相關(guān)處理，所以需要建立這兩條異步數(shù)據(jù)的時間協(xié)調(diào)，這是總線測試的技術(shù)關(guān)鍵之一。通過接收機載測試系統(tǒng)中的IRIG-B授時碼，使高速航電總線采集系統(tǒng)內(nèi)部建立與機載測試系統(tǒng)高度統(tǒng)一的時間。在每個數(shù)據(jù)幀到來時，該幀數(shù)據(jù)打上時間標記，這樣就可以確保高速航電總線數(shù)據(jù)與試飛用傳感器測量數(shù)據(jù)的時間協(xié)調(diào)。采用時間戳的多源時間同步解析技術(shù)，實現(xiàn)機載高速航電總線多源時統(tǒng)解析和時統(tǒng)標注，以及全局時鐘以太網(wǎng)同步測試方法的應(yīng)用，進行了時間精度分析，實現(xiàn)遙測實時監(jiān)控的測試需求。

在采集高速海量航電總線數(shù)據(jù)的情況下，保證設(shè)備正常工作并為了減小數(shù)據(jù)的時延，可根據(jù)監(jiān)控數(shù)據(jù)速率配置，選擇固定緩沖區(qū)大小或是固定數(shù)據(jù)幀數(shù)來作為提交數(shù)據(jù)量的大小，完成數(shù)據(jù)挑選打包。

測試系統(tǒng)中時間碼接收部分實現(xiàn)對機載時間碼發(fā)生器輸出的IRIG-B時間碼進行解調(diào)，并產(chǎn)生與外部授時時間高精度同步的內(nèi)部并行BCD時間，從而實現(xiàn)采集到的總線數(shù)據(jù)與機載測試系統(tǒng)的其它參數(shù)時間相協(xié)調(diào)，為了有效實現(xiàn)測試參數(shù)的時間一致性，網(wǎng)絡(luò)數(shù)據(jù)包包含系統(tǒng)RTC時間和IRIG-B時間，最小單位100ns。由于機載網(wǎng)絡(luò)數(shù)據(jù)源分布機身，并且不同消息源的信號周期不同，為了減小數(shù)據(jù)的時間延遲，盡量把來自同一消息的信號放到一個IENA包中，最好是相同類型或周期的信號在一個IENA包中。如果IENA包很大，數(shù)據(jù)經(jīng)過采集、編包以及傳輸會產(chǎn)生比較大的時間延遲，甚至導(dǎo)致信息丟失。如果IENA包太小，勢必需要增加網(wǎng)絡(luò)包的數(shù)量，增加系統(tǒng)的處理負擔，使得網(wǎng)絡(luò)的傳輸效率降低。因此，在不超過系統(tǒng)最大傳輸數(shù)據(jù)容量的情況下，網(wǎng)絡(luò)包長度與網(wǎng)絡(luò)包數(shù)量自由設(shè)置。

4 實驗驗證及分析

該測試方案在實際的飛行試驗中得到了應(yīng)用，為了了解該測試方案工作的情況，驗證測試系統(tǒng)工作穩(wěn)定的同時驗證機載高速航空總線實時遙測數(shù)據(jù)及記錄數(shù)據(jù)的穩(wěn)定性、正確性，選取試驗數(shù)據(jù)的1553B總線參數(shù)做參考，某試驗中以固定20幀的幀數(shù)來作為打包的數(shù)據(jù)量定義，選取機載高速航空總線與1553B總線中同一參數(shù)高度做比對，由圖7試驗數(shù)據(jù)可見，機載高速航空總線數(shù)據(jù)與1553B總線數(shù)據(jù)一致性很好，在機載高速航空總線總數(shù)據(jù)量330 Mbps的情況下，周期25 ms的總線數(shù)據(jù)時延是650 ns左右，整段試驗記錄數(shù)據(jù)不存在丟幀的問題，地面實時遙測數(shù)據(jù)接收顯示正常，整個測試系統(tǒng)工作穩(wěn)定。

圖7 高度數(shù)據(jù)比較圖

針對海量機載高速總線數(shù)據(jù)，利用PCIe實現(xiàn)機載網(wǎng)絡(luò)交換機與主機之間的高速數(shù)據(jù)通信，在數(shù)據(jù)傳輸上采用流水線式結(jié)構(gòu)和FIFO的數(shù)據(jù)緩沖機制，同時采用大規(guī)?？删幊蘁PGA，利用其高速、純硬件、可并行工作的特點解決了突發(fā)海量數(shù)據(jù)實時傳輸問題。對于協(xié)議復(fù)雜的機載高速航電總線數(shù)據(jù)，要在實時條件下實現(xiàn)數(shù)據(jù)解析，其難度相當大，采用“軟件硬件化”設(shè)計思路，充分利用FPGA高速特性，根據(jù)機載高速航電總線上層協(xié)議，利用VHDL語言建立協(xié)議模型，將其固化到FPGA內(nèi)部，從而實現(xiàn)純硬件化高速解析上層協(xié)議。

5 結(jié)束語

本文論述了機載高速航電總線的數(shù)據(jù)采集及實時遙測技術(shù)，設(shè)計了相應(yīng)的試飛測試系統(tǒng)，解決了傳統(tǒng)測試方案無法滿足機載高速航電總線數(shù)據(jù)采集技術(shù)的難題。該套機載高速航電總線試飛測試系統(tǒng)已成功應(yīng)用于飛行試驗中，完成了全新總線架構(gòu)下海量實時數(shù)據(jù)的采集、記錄以及實時遙測傳輸?shù)膯栴}。該方案的成功應(yīng)用，為今后相關(guān)測試研究提供了重要的參考價值。

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Research on Real Time Telemetry of High Speed Avionics Bus Data

Gong Haibo, Xu Qian, Zhang Zhenhua

(Chinese Flight Test Establishment, Xi’an 710089,China)

In order to solve the test requirement of real-time data telemetry of high speed avionics bus in flight test, the test technology of high speed avionics bus data acquisition and real-time telemetry is studied. In the face of the new bus architecture and massive real-time data transmission, the traditional bus testing technology can not meet the new test requirements, the test system of data acquisition and telemetry transmission of high speed avionics bus is designed. The high speed bus data is fused to the network data acquisition technology and the digital telemetry technology. The test results show that this scheme can accurately and effectively complete the airborne avionics bus high-speed data acquisition and real-time telemetry transmission, the successful application of this project, provides an important reference value for the future high speed bus data related test.

high-speed bus; flight test; real time monitoring; FPGA

2017-02-15；

2017-03-13。

宮海波(1982-)，男，陜西西安人，工程師，碩士研究生，主要從事機載測試技術(shù)方向的研究。

1671-4598(2017)05-0014-04DOI：10.16526/j.cnki.11-4762/tp

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