張 鑒,周道逵,童 睿,戚昊琛

(合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,合肥 230009)

汽車防撞雷達(dá)中頻信號處理系統(tǒng)的優(yōu)化方案*

張 鑒,周道逵,童 睿,戚昊琛

(合肥工業(yè)大學(xué)電子科學(xué)與應(yīng)用物理學(xué)院,合肥 230009)

中頻信號處理裝置是汽車防撞雷達(dá)系統(tǒng)的核心。針對現(xiàn)有中頻信號處理方案中存在的不足,基于對雷達(dá)中頻信號的調(diào)理需求和對模塊功能的分析,提出了一種基于多功能可編程集成芯片MAX11043的雷達(dá)系統(tǒng)功能的優(yōu)化方案。基于FPGA技術(shù)對集成芯片的驅(qū)動進行設(shè)計并得到相應(yīng)的時序仿真圖,調(diào)用所設(shè)計的驅(qū)動模塊完成對調(diào)制信號發(fā)生器功能的仿真和實驗,仿真和實驗結(jié)果驗證了所提出的優(yōu)化方案的可行性。

防撞雷達(dá);中頻信號處理;MAX11043;FPGA;優(yōu)化方案

前言

汽車防撞雷達(dá)可測量行駛車輛與前方障礙物的相對速度和距離,并根據(jù)測量結(jié)果由報警器發(fā)出相應(yīng)的預(yù)警信號或進行制動[1-2]。在防撞雷達(dá)系統(tǒng)中,中頻信號處理系統(tǒng)負(fù)責(zé)對雷達(dá)混頻器的輸出信號進行調(diào)理,為后端數(shù)字信號處理做準(zhǔn)備[3],其設(shè)計的正確與否直接影響到對回波信號檢測的精確度,是汽車防撞雷達(dá)系統(tǒng)設(shè)計中的關(guān)鍵。現(xiàn)有中頻信號處理系統(tǒng)由多模塊PCB板級電路構(gòu)建而成,其體積大、結(jié)構(gòu)復(fù)雜、模塊間匹配繁瑣、抗干擾能力差、功耗大且調(diào)試?yán)щy[4-5],上述問題對實現(xiàn)集成式主動防撞系統(tǒng)極為不利。本文中基于先進的多功能可編程集成芯片MAX11043,通過相應(yīng)的驅(qū)動設(shè)計和可編程端口控制,可將現(xiàn)有系統(tǒng)中多個獨立單元的功能集成到板載芯片級系統(tǒng)中,簡化電路結(jié)構(gòu)、增強可靠性、縮減板級面積、減少耗電量。

1 中頻信號處理系統(tǒng)優(yōu)化方案

目前,國內(nèi)對汽車防撞雷達(dá)尚未制定統(tǒng)一的規(guī)范標(biāo)準(zhǔn),參照國外少數(shù)調(diào)頻連續(xù)波(FMCW)雷達(dá)產(chǎn)品的參數(shù),可制定汽車防撞雷達(dá)的基本工作參數(shù)[6-7]:工作頻率24GHz;距離范圍0～120m;速度范圍1～180km/h;發(fā)射功率小于50mW。

參考現(xiàn)有FMCW雷達(dá)傳感器的工作模式,本文中采用三角波調(diào)制方式,以滿足同時測距測速的要求。

雷達(dá)發(fā)射波與回波混頻得到的中頻信號幅值為

式中:v為雷達(dá)傳感器與障礙物之間的相對速度;R0為相對距離;f0為發(fā)射信號中心頻率;ΔF為調(diào)制信號的帶寬;T為調(diào)制信號周期;A為振蕩器輸出幅值; c為光速;K為信號傳輸損耗因子。

當(dāng)滿足上述測距測速要求時,由計算可知混頻器輸出的中頻信號幅值在3～300mV之間。該中頻信號幅值小、干擾多、信噪比低且為模擬信號,無法輸入后端數(shù)據(jù)處理設(shè)備[8]。因此需采用中頻信號調(diào)理電路進行處理。

首先由調(diào)制信號發(fā)生器輸出三角調(diào)制波,使FMCW雷達(dá)輸出中頻信號;信號先由高通濾波器濾除疊加的低頻調(diào)制信號;再由可變增益信號放大器放大,提高幅值;再用低通濾波器濾除外界高頻雜波;使用ADC將模擬信號轉(zhuǎn)為數(shù)字信號輸入后端數(shù)字處理器進行處理;而數(shù)字處理器輸出的反饋信號,需用DAC來轉(zhuǎn)換,以輸入各控制端進行控制。

根據(jù)上述功能需求,現(xiàn)有的中頻信號處理系統(tǒng)結(jié)構(gòu)如圖1所示。

圖1 中頻信號處理系統(tǒng)結(jié)構(gòu)圖

圖1 結(jié)構(gòu)中,包含調(diào)制信號發(fā)生器、各類濾波器、信號放大器、DAC和ADC等眾多模塊以及外圍電路。在實際設(shè)計與使用過程中,該結(jié)構(gòu)具有以下缺陷:

(1)使用多模塊的板級電路,機艙內(nèi)高溫條件下的系統(tǒng)穩(wěn)定性差;

(2)因模塊眾多,模塊間接口匹配容易產(chǎn)生誤差;

(3)連線過長、分立元件過多,易受干擾信號影響,測量精度較低;

(4)板級電路面積較大,模塊耗電量大,不利于車載使用。

因此,尋求高可靠性、高信噪比、高精度和低功耗的集成方案成為系統(tǒng)優(yōu)化的核心方向。

基于先進車載系統(tǒng)的功能需求,本文中基于多功能可編程集成芯片MAX11043來滿足優(yōu)化需求。該芯片為四通道單端或差分輸入,芯片的4個通道單獨設(shè)有濾波器單元與可編程增益放大器(PGA),可實現(xiàn)高通濾波功能與信號放大功能;芯片內(nèi)設(shè)有7級2階可編程濾波器,可實現(xiàn)低通濾波功能;芯片包含16位同步采樣ADC,可取代圖1中的ADC;芯片集成了12位DAC,可實現(xiàn)調(diào)制信號發(fā)生器和模擬控制端口的控制功能。由此可見,通過對功能芯片MAX11043的驅(qū)動及集成器件編程,可實現(xiàn)圖1中虛線范圍內(nèi)中頻處理模塊中的大部分獨立模塊功能,從而增強結(jié)構(gòu)穩(wěn)定性、減少誤差、大幅縮減電路板面積和降低功耗,為實現(xiàn)先進集成車載主動防撞系統(tǒng)提供關(guān)鍵解決方案。

2 驅(qū)動模塊設(shè)計與仿真

2.1 驅(qū)動時序分析

利用可編程功能芯片MAX11043實現(xiàn)復(fù)雜的雷達(dá)信號處理,首先需完成對芯片的驅(qū)動設(shè)計,實現(xiàn)芯片與數(shù)據(jù)處理器間的通信。

芯片MAX11043與外部通信通過串行外設(shè)接口、時鐘端口OSCIN和片選端口CS來實現(xiàn)。通信的前提是使通信時鐘與芯片工作時鐘相互契合,以保證芯片正常工作與數(shù)據(jù)通信。芯片通信狀態(tài)下各主要信號端口的時序如圖2所示[9]。

圖2 MAX11043串行接口通信時序圖

圖中:端口SHDN為芯片的電源端口,高電平時關(guān)閉芯片;端口CONVRUN為芯片數(shù)據(jù)轉(zhuǎn)換開始標(biāo)志位,高電平時芯片處于暫停狀態(tài);端口為串行接口片選位,高電平時芯片開啟通信功能;端口OSCIN為芯片工作時鐘輸入端;端口SCLK為通信時鐘輸入端,當(dāng)該時鐘與芯片工作時鐘同步時,芯片工作性能最為理想,本文中設(shè)芯片工作頻率與通信頻率為5MHz;端口DIN為串行接口數(shù)據(jù)輸入端,在SCLK信號上升沿采樣數(shù)據(jù);端口DOUT為串行接口數(shù)據(jù)輸出端,在SCLK上升沿輸出數(shù)據(jù),通信關(guān)閉時成高阻態(tài)。

整個通信時序分為3種狀態(tài)。第1狀態(tài)為空閑狀態(tài),在此狀態(tài)下,設(shè)SHDN為0,芯片開啟,設(shè)CONVRUN為高電平,使芯片按默認(rèn)狀態(tài)運行,端口OSCIN接收頻率為5MHz的時鐘信號,設(shè)為高電平,關(guān)閉通信接口,等待指令輸入進入第2狀態(tài)。第2狀態(tài)為指令輸入狀態(tài),當(dāng)有指令(SPI控制字)準(zhǔn)備輸入時,設(shè)為低電平,開啟通信端口,將SCLK同步至已設(shè)置的OSCIN端口,提供通信時鐘。完成上述操作后,指令開始從DIN端口串行輸入芯片,實現(xiàn)對芯片內(nèi)各功能模塊的控制,即調(diào)整濾波特性與增益大小,以保證中頻信號幅值統(tǒng)一。指令輸入結(jié)束后進入第3狀態(tài),即數(shù)據(jù)操作狀態(tài):芯片根據(jù)第2狀態(tài)指令,采取寫操作或讀操作,寫操作為芯片從DIN端口接收輸入數(shù)據(jù),存儲到指令規(guī)定的寄存器,讀操作為芯片將指令規(guī)定的寄存器內(nèi)的數(shù)據(jù)從DOUT端口串行輸出。第3狀態(tài)結(jié)束后,片選信號變?yōu)楦唠娖?通信時鐘SCLK停止跳變,芯片重新進入第1狀態(tài),等待指令進行下一次循環(huán)。

2.2 驅(qū)動程序設(shè)計

基于上述芯片通信時序分析,本文中采用EP4CE6E22C8N型FPGA來進行驅(qū)動設(shè)計。通過分頻時鐘提供芯片時鐘;通過輸出指令完成進程控制;通過串并轉(zhuǎn)換數(shù)據(jù)來完成通信功能。

該驅(qū)動軟件流程圖如圖3所示,包括主時序邏輯設(shè)計和額外設(shè)置。

由圖3可見,驅(qū)動程序主時序設(shè)計流程為:首先為各通信端口預(yù)置數(shù)據(jù)以初始化芯片,使芯片進入空閑狀態(tài),等待指令輸入;當(dāng)有指令輸入時,對其進行干擾分析,確認(rèn)非誤操作后,通信進入指令輸入狀態(tài);芯片通信功能開啟,同步通信時鐘到芯片工作時鐘,此時判斷指令操作(讀或?qū)?,當(dāng)為寫操作時,輸出指令到DIN端口,當(dāng)為讀操作時,查詢芯片ADC是否完成數(shù)據(jù)更新,若無更新,則關(guān)閉通信,若有數(shù)據(jù)更新,則輸出指令到DIN端口;指令輸出結(jié)束后,進入數(shù)據(jù)操作狀態(tài),寫操作時,程序?qū)?shù)據(jù)串行輸出至端口DIN,讀操作時,程序從端口DOUT讀取芯片數(shù)據(jù),串并轉(zhuǎn)換后存儲;數(shù)據(jù)操作狀態(tài)結(jié)束后,關(guān)閉芯片通信,進入空閑狀態(tài),等待下條指令輸入。

圖3 驅(qū)動程序軟件流程圖

在驅(qū)動程序設(shè)計時,除主時序邏輯外,還必須針對數(shù)據(jù)操作進行額外設(shè)置。

(1)芯片工作時,若通信頻繁,易出現(xiàn)多個指令同時輸入或指令輸入請求間隔小于單次指令輸入時間的錯誤。因此需設(shè)置 FIFO,使指令有序輸入, FIFO設(shè)計中輸入輸出指令部分程序如下。

fifo_spi[cnt_in]＜=fifo_input_spi;

fifo_data[cnt_in]＜=fifo_input_data;

//指令及數(shù)據(jù)輸入,緩存至相應(yīng)存儲器。

fifo_out_spi＜=fifo_spi[cnt_out];

fifo_out_data＜=fifo_data[cnt_out];

//輸出

(2)串行通信時,信號在時鐘上升沿傳輸,因此,芯片寫入數(shù)據(jù)需要在時鐘上升沿到來前完成。輸出時鐘延時可使得開發(fā)板端口的電位在芯片通信時鐘上升沿到來前達(dá)到穩(wěn)定狀態(tài),延時設(shè)置部分程序如下。

sclk_delay={sclk_delay[3:0],sclk};

SCLK＜=sclk_delay[4];

//五位寄存器延時輸出時鐘。

(3)芯片只支持串行通信方式,需在開發(fā)板內(nèi)添加串并轉(zhuǎn)換以支持兩端互信,串并轉(zhuǎn)換部分程序如下。

cnt_write＜=cnt_write+1′b1;

din＜=data_write[15-cnt_write];

//數(shù)據(jù)串并轉(zhuǎn)換輸出。

data_read[15-cnt_read]＜=dout;

cnt_read＜=cnt_read+1′b1;

//讀取數(shù)據(jù)串并轉(zhuǎn)換后存儲。

2.3 驅(qū)動模塊仿真驗證

為驗證以上驅(qū)動模塊設(shè)計的正確性,本文中使用Qutartus開發(fā)環(huán)境對程序進行綜合,并調(diào)用ModelSim進行仿真。其中,串行通信時鐘設(shè)為5MHz,程序時鐘設(shè)為100MHz。驅(qū)動程序主時序仿真結(jié)果如圖4所示,FIFO功能仿真結(jié)果如圖5所示,端口數(shù)據(jù)預(yù)先設(shè)置效果如圖6所示。

圖4 驅(qū)動程序整體仿真圖

圖5 FIFO功能仿真圖

圖6 開發(fā)板端口數(shù)據(jù)預(yù)先建立效果圖

由圖4可見,驅(qū)動程序仿真結(jié)果與圖2所示時序圖相符。當(dāng)有指令準(zhǔn)備通信時,可得到相應(yīng)的片選信號、通信時鐘和數(shù)據(jù)串行寫入信號,達(dá)到驅(qū)動芯片的目的。由圖5可見,當(dāng)多個指令在較短時間間隔到來時,FIFO可將指令輸出逐個延時至上次通信完成。由圖6可見,在通信時鐘上升沿之前DIN端口數(shù)據(jù)便建立完成,仿真中體現(xiàn)出了良好的效果。

3 功能仿真及實驗驗證

3.1 調(diào)制波生成時序分析

在驅(qū)動模塊仿真正確的前提下,通過調(diào)用上述驅(qū)動程序,控制芯片以完成圖1中調(diào)制信號發(fā)生器功能,來驗證驅(qū)動程序設(shè)計的正確性及優(yōu)化方案的可行性。

芯片實現(xiàn)調(diào)制信號發(fā)生器功能時,各端口時序如圖7所示。

圖7 調(diào)制波發(fā)生功能端口時序圖

調(diào)制信號輸出仿真結(jié)果如圖8所示,其中下圖為上圖的放大圖。

由圖8可見,通過調(diào)用上述驅(qū)動程序可成功完成調(diào)制信號發(fā)生器功能,各端口電位遵循時序圖變化,滿足時序要求。

3.2 外圍電路的設(shè)計與實現(xiàn)

依據(jù)優(yōu)化方案,設(shè)計中使用的多功能芯片同時連接雷達(dá)前端與開發(fā)板,FPGA同時完成進程控制和數(shù)據(jù)處理功能,外圍電路如圖9所示。

圖8 調(diào)制波輸出仿真圖

圖9 芯片外圍電路示意圖

芯片通過串行接口與FPGA連接,FPGA通過片選端口控制芯片訪問,通過端口OSCIN為芯片提供時鐘;雷達(dá)前端同向信號(IF1)與正交信號(IF2)分別通過芯片通道一、通道二輸入;AOUT端口輸出三角調(diào)制波經(jīng)整流后連接至雷達(dá)VCO端口;未使用端口通過電容后接地處理。具體的功能實現(xiàn)均以可編程控制芯片的形式完成,可見,采用MAX11043作為系統(tǒng)主要處理單元,傳統(tǒng)的汽車防撞雷達(dá)系統(tǒng)電路結(jié)構(gòu)得到了大幅簡化,實現(xiàn)了基于可編程集成芯片信號處理系統(tǒng)的優(yōu)化。

3.3 實驗驗證

按照上述優(yōu)化方案,對外圍電路進行設(shè)計,制成PCB板。將驅(qū)動程序和調(diào)制信號發(fā)生器功能程序編譯并下載至FPGA配置器件中,用示波器觀察芯片AOUT端口輸出的三角波,如圖10所示。

由圖可見,調(diào)用的驅(qū)動程序可良好地完成MAX11043與FPGA間的通信,輸出的三角波與設(shè)定參數(shù)要求一致,證明了驅(qū)動程序的正確性,也進一步驗證了優(yōu)化方案的可行性?；隍?qū)動程序的正確設(shè)計,以三角波調(diào)制信號輸出的驗證為例,證明了優(yōu)化后的中頻信號處理系統(tǒng)已正常運行。

圖10 芯片產(chǎn)生三角波

4 結(jié)論

本文中對汽車防撞雷達(dá)的中頻信號處理系統(tǒng)進行了功能分析,針對現(xiàn)有系統(tǒng)體積大、電路結(jié)構(gòu)復(fù)雜、穩(wěn)定性差、抗干擾能力弱、耗電量大的缺陷,提出了一種基于多功能可編程集成芯片MAX11043的優(yōu)化方案。設(shè)計了FPGA環(huán)境下的芯片驅(qū)動模塊且通過了驅(qū)動仿真驗證;調(diào)用驅(qū)動模塊后,以調(diào)制信號發(fā)生器的功能設(shè)計和實驗驗證為例,證實了驅(qū)動模塊設(shè)計的正確性和優(yōu)化方案實施的可行性。

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An Optimization Scheme for IF Signal Processing System of Automotive Anti-collision Radars

Zhang Jian,Zhou Daokui,Tong Rui&Qi Haochen
School of Electronic Science&Applied Physics,Hefei University of Technology,Hefei 230009

Intermediate frequency(IF)signal processing device is the core of automotive anti-collision radar system.Aiming at the defects of existing IF signal processing scheme,on the basis of analyses on the tuning requirements of IF radar signal and module functions,an optimization scheme for radar system function is proposed, using multi-functional programmable chip MAX11043.Integrated chip drive is designed based on FPGA technique, with the corresponding time sequential simulation chart obtained.Both simulation and experiment are conducted on the functions of modulated signal generator with the designed drive module.The results of simulation and experiment verify the feasibility of the optimization scheme proposed.

anti-collision radars;IF signal processing;MAX11043;FPGA;optimization scheme

10.19562/j.chinasae.qcgc.2017.01.008

*國家自然科學(xué)基金(61404042)和合肥工業(yè)大學(xué)科學(xué)研究發(fā)展基金(J2014HGXJ0091,J2014HGXJ0082)資助。

原稿收到日期為2015年8月17日。

戚昊琛,博士研究生,E-mail:ammyqi@hfut.edu.cn。