周同旭

摘要：針對邊界掃描主控器常規(guī)實現(xiàn)方案執(zhí)行速度慢， 與通用處理器配合的專用邊界掃描接口芯片仍然是依靠處理器運行邊界掃描軟件，測試速度不高，設(shè)計靈活性受到了接口芯片的限制的問題，提出了一種基于VHDL語言描述、FPGA實現(xiàn)的邊界掃描主控器的硬件實現(xiàn)方法，設(shè)計了邊界掃描主控器的基本結(jié)構(gòu)，完成了主控器的VHDL模塊化設(shè)計，并通過QuartusII開發(fā)平臺，對各模塊進(jìn)行時序與功能仿真，實現(xiàn)了邊界掃描主控器的單片集成。結(jié)果表明：用FPGA實現(xiàn)邊界掃描主控器，時序驗證方便，測試碼加載速度快，修改靈活、系統(tǒng)集成度高，是實現(xiàn)邊界掃描技術(shù)的一種新的有效思路。

關(guān)鍵詞：邊界掃描；VHDL；FPGA； 可測性設(shè)計

中圖分類號：TN407文獻(xiàn)標(biāo)志碼：A文章編號：1672-1098（2016）01-0040-06

Abstract：In the conventional implementation of the boundary scan master controller， the program implementation is slow， and the specialized interface chip matching with the general processor is still used by the processor to run boundary scan software， thus the test speed is not high and its design flexibility is limited by the interface chip. Based on VHDL language description， the hardware implementation method of boundary scan master controller realized by FPGA was proposed. The basic structure of the boundary scan master controller was designed， VHDL modular design of the main controller was completed， the timing and function of each module were simulated by using the Quartus II development platform， and a single chip integration of the boundary scan master controller is realized. The results showed that for the boundary scan master controller realized by using FPGA time sequence verification is convenient， loading speed in code testing is fast， modification is flexible and the system integration is high. It is a new effective way to realize the boundary scan technology.

Key words：boundary scan， VHDL， FPGA， design for testability

隨著集成電路（IC）的發(fā)展，印制電路板（PCB）越來越復(fù)雜，多層板（MCM）設(shè)計越來越普遍，芯片管腳數(shù)目和密度不斷提高，使得基于物理探針的傳統(tǒng)測試技術(shù)難以為繼。新興的邊界掃描技術(shù)由于在設(shè)計之前就考慮到測試的需求，不但方便芯片故障定位，測試檢驗效率高，控制邏輯簡單方便，而且易于實現(xiàn)，有效地解決芯片測試技術(shù)的瓶頸[1]，受到了全球測試工業(yè)界的廣泛認(rèn)同和支持。目前，許多主流公司的IC芯片均支持邊界掃描機制。

邊界掃描主控器是實施邊界掃描測試技術(shù)核心部件，其功能是產(chǎn)生支持邊界掃描技術(shù)的標(biāo)準(zhǔn)測試信號。主控器的常規(guī)實現(xiàn)方案是采用軟件編程，這種方式移植性好，但執(zhí)行速度慢，在高速測試場合下不適用；隨著微機接口技術(shù)的發(fā)展，一些與通用處理器配合的專用邊界掃描接口芯片應(yīng)運而生（SCANPSC100F、SN74ACT8990等），這種方式仍然是依靠處理器運行邊界掃描軟件，測試速度不高，設(shè)計靈活性受到了接口芯片的限制[2]。近年來，大規(guī)模集成電路（VLSI）的強勢發(fā)展使得邊界掃描標(biāo)準(zhǔn)的超高速硬件描述語言（VHDL）和現(xiàn)場可編程門陣列（FPGA）實現(xiàn)得到廣泛開展，開發(fā)具有全硬件實現(xiàn)技術(shù)的邊界掃描主控器成為可能。本文依據(jù)邊界掃描測試標(biāo)準(zhǔn)總線，利用VHDL語言在EP1S10F780C6ES芯片上建立邊界掃描主控器，并在QuartusII開發(fā)平臺上通過仿真驗證各模塊時序與功能，以實現(xiàn)邊界掃描主控器的單片集成。

1支持邊界掃描標(biāo)準(zhǔn)的芯片結(jié)構(gòu)

邊界掃描標(biāo)準(zhǔn)定義了一個4-wire串行總線（另有一條可選的測試線），并且通過這四條測試總線訪問邊界掃描單元，達(dá)到測試芯片內(nèi)核與外圍電路的目的[3-4]。

支持邊界掃描標(biāo)準(zhǔn)的芯片結(jié)構(gòu)[5]，由測試存取通道（TAP）、邊界掃描寄存器（BSR）、TAP控制器、指令寄存器（IR）和輔助寄存器組成（見圖1）。TAP由四條測試總線組成：測試時鐘輸入線（TCK），測試方式選擇輸入線（TMS），測試數(shù)據(jù)輸入線（TDI），測試數(shù)據(jù)輸出線（TDO），邊界掃描標(biāo)準(zhǔn)定義的所有操作都是由這四條測試總線來控制。IR、BSR和輔助寄存器的工作由TAP控制器的信號來控制。TAP控制器是一個時序電路，通過TAP接受它的控制信號。標(biāo)準(zhǔn)的TAP至少需要四個IC管腳，同時提供可選擇的第五個管腳TRST（測試復(fù)位），能使測試邏輯異步復(fù)位，復(fù)位操作通常也是由TAP控制器完成的[6]29。

1） TCK。TCK信號允許測試指令和數(shù)據(jù)進(jìn)入邊界掃描單元或者從邊界掃描單元輸出。從TDI輸入管腳移進(jìn)的數(shù)據(jù)必須在TCK時鐘脈沖的上升沿進(jìn)行，向TDO移出數(shù)據(jù)必須在TCK時鐘脈沖的下降沿進(jìn)行；從系統(tǒng)輸入管腳加載數(shù)據(jù)則在TCK時鐘脈沖的上升沿進(jìn)行。

2） TMS。在TMS輸入端接收到的邏輯信號（0或者1）由TAP控制器解碼，并用以控制測試操作。在TCK上升沿時，對TMS信號采樣，被采樣到的信號在TAP控制器中被譯碼，從而產(chǎn)生芯片內(nèi)部需要的控制信號。當(dāng)TAP未被驅(qū)動時，必須保持高電平。這可通過在TMS輸入管腳接一上拉電阻來實現(xiàn)。

3） TDI。加到TDI上的數(shù)據(jù)進(jìn)入到指令寄存器還是邊界掃描單元里，是由TAP控制器的狀態(tài)來決定。在TCK的上升沿，移進(jìn)數(shù)據(jù)；當(dāng)TDI沒有被驅(qū)動時，必須保持高電平，這可以通過在TDI管腳接一個上拉電阻來實現(xiàn)。

4）TDO。數(shù)據(jù)從TDO引腳輸出發(fā)生在TCK時鐘脈沖的下降沿。當(dāng)沒有數(shù)據(jù)輸出時，TDO通常設(shè)置為高阻態(tài)。

5） TRST。TRST是一個可選擇的信號，在任何情況下，TRST引腳上出現(xiàn)低電平，都可以使TAP的測試邏輯異步強制進(jìn)入它的復(fù)位方式。邊界掃描標(biāo)準(zhǔn)規(guī)定，一個TRST信號可用于使TAP控制器邏輯在開機時強制進(jìn)入復(fù)位狀態(tài)，而與TCK和TMS信號無關(guān)。

2邊界掃描主控器模塊

21基本結(jié)構(gòu)

邊界掃描主控器主要用于產(chǎn)生相應(yīng)的測試總線，對被測器件進(jìn)行測試[7]；也可接收被測器件的輸出信號，并與預(yù)期的輸出值進(jìn)行相應(yīng)的比較。邊界掃描主控器的基本結(jié)構(gòu)如圖2所示。圖2邊界掃描主控器基本結(jié)構(gòu)

從圖2中可見，邊界掃描主控器結(jié)構(gòu)可分為邊界掃描控制器和TAP接口兩大部分。邊界掃描控制器中程序計數(shù)器存放當(dāng)前立即要執(zhí)行的指令的地址，具有加“1”功能；地址寄存器是提供存儲器的地址；指令寄存器長8位，存放當(dāng)前立即要執(zhí)行的8位指令碼。TAP接口中循環(huán)計數(shù)器長度為32位，具有減“1”功能，當(dāng)計數(shù)器的值減為“0”時，表示數(shù)據(jù)串行傳送完畢；TMS發(fā)生器是根據(jù)當(dāng)前的指令產(chǎn)生相應(yīng)的測試方式選擇信號；TDO發(fā)生器具有串行右移的功能，接收邊界掃描控制器送來的數(shù)據(jù)（測試指令碼或測試數(shù)據(jù)碼），并將其串行輸出到目標(biāo)器件中；TDI接收器具有串行右移的功能，接收從目標(biāo)器件發(fā)來的測試響應(yīng)值，可由邊界掃描控制器讀取并送入存儲器進(jìn)行保存，以便和預(yù)期響應(yīng)值進(jìn)行比較。測試時鐘產(chǎn)生器是一個分頻電路，將系統(tǒng)時鐘CP進(jìn)行若干分頻，產(chǎn)生測試時鐘TCK。

22邊界掃描控制器實現(xiàn)

一個完整邊界掃描測試系統(tǒng)包括邊界掃描控制器和經(jīng)過可測性設(shè)計的被測電路[6]30。邊界掃描控制器產(chǎn)生邊界掃描測試總線，控制被測電路TAP控制器測試狀態(tài)的相互轉(zhuǎn)換。因此，邊界掃描控制器指令系統(tǒng)主要用于TAP接口的TDO，TDI，TMS及TCK四個信號的產(chǎn)生和有序配合。由于被接收TAP測試總線的被測電路TAP控制器是一個由十六個狀態(tài)組成狀態(tài)機，所以本文采用狀態(tài)機實現(xiàn)邊界掃描控制器，實現(xiàn)被測電路狀態(tài)機的狀態(tài)轉(zhuǎn)換。該狀態(tài)機有S0～S78個狀態(tài)，指令系統(tǒng)中每條指令的指令周期總長度基本上都是8個脈沖長度，其中S0、S1為取指令周期，而S2～S7為指令執(zhí)行周期（見圖3）。

每條指令的取指令狀態(tài)S0、S1都是相同的，即根據(jù)程序計數(shù)器的值從存儲器中取出指令送指令寄存器IR，同時PC自增；而對于不同指令，其執(zhí)行周期S2～S7是不同的。在進(jìn)行每一次邊界掃描測試時，首先對被測系統(tǒng)電路裝載測試指令，然后才能加載測試數(shù)據(jù)。這些指令和數(shù)據(jù)都是從 TDO發(fā)生器出來，最后在TAP接口TDO引腳加載。所以邊界掃描控制器首先控制TMS發(fā)生器生成串行指令，接著控制TDO發(fā)生器加載測試指令，同樣的方法加載測試數(shù)據(jù)，而此時必須控制TDI發(fā)生器自動讀取測試響應(yīng)。以上操作都是在TCK的時鐘中進(jìn)行，即命令控制單元同步于控制TCK生成單元模塊輸出TCK信號。

23TMS發(fā)生器

被測電路TAP控制器在TMS與TCK的作用下進(jìn)行十六個狀態(tài)的轉(zhuǎn)換，因此TMS發(fā)生器主要生成TMS信號來控制TAP控制器完成邊界掃描測試的全部過程。根據(jù)邊界掃描結(jié)構(gòu)中TAP控制器的工作過程，用狀態(tài)機設(shè)計TMS發(fā)生器狀態(tài)的轉(zhuǎn)換，從而TAP控制器在TMS的信號下進(jìn)行邊界掃描測試狀態(tài)的轉(zhuǎn)換。

用VHDL語言描述狀態(tài)轉(zhuǎn)換過程，主程序如下：

24TCK發(fā)生器

TCK是測試時鐘，它是被測器件進(jìn)行測試所必需的時鐘信號。TMS和TDI信號是在TCK上升沿時取樣的，而TDO數(shù)據(jù)則在TCK下降沿時取樣。用VHDL語言描述2分頻、4分頻、8分頻、16分頻電路，然后根據(jù)寄存器的配置選擇分頻系數(shù)來作為TCK信號的輸出。在QuartusII開發(fā)平臺對模塊RTL級仿真，電路時序仿真如圖4所示。

25TDO發(fā)生器

TDO發(fā)生器包括：輸出寄存器tdobuffer、4*8的緩沖區(qū)tdo-fifo以及一些狀態(tài)信號。tdobuffer是一個8位的寄存器，存放的是從邊界掃描控制器發(fā)來的要輸出的數(shù)據(jù)，因為串行輸出比較慢，因此將該數(shù)據(jù)保存到輸出緩沖區(qū)中進(jìn)行串行輸出，而tdobuffer則變?yōu)榭?，可接受控制器發(fā)來的下一個數(shù)據(jù)，下一個數(shù)據(jù)也可保存到緩沖區(qū)的下一個單元中，依此類推，直至輸出緩沖區(qū)tdo-fifo已滿，則tdobuffer需要等待。一旦tdo-fifo出現(xiàn)空閑的單元時，tdobuffer便可將數(shù)據(jù)再次送進(jìn)tdo-fifo中等待串行移位。

用VHDL語言對上述TDO模塊進(jìn)行描述，并在QuartusII開發(fā)平臺對模塊RTL級仿真，電路時序仿真如圖5所示。圖5TDO發(fā)生器時序仿真圖26TDI發(fā)生器

TDI信號是由被測器件的TDO端口發(fā)送來的。當(dāng)TDO信號產(chǎn)生時，可將其通過被測器件的TDI端口送至被測器件內(nèi)部，同時可從被測器件的TDO端口接收輸出串行數(shù)據(jù)，送至接口的TDI引腳。該數(shù)據(jù)是實際從被測器件的TDO端口中輸出的值，要將其進(jìn)行保存，以便和預(yù)期的TDO進(jìn)行比較。TDI接收器的結(jié)構(gòu)類似于TDO發(fā)生器，只是數(shù)據(jù)傳送方向與其相反。

用VHDL語言對上述TDI模塊進(jìn)行描述，并在QuartusII開發(fā)平臺對模塊RTL級仿真，電路時序仿真如圖6所示。圖6TDI發(fā)生器時序仿真圖3邊界掃描主控器FPGA實現(xiàn)

在QuartusII開發(fā)平臺上對邊界掃描主控器頂層模塊（見圖7）進(jìn)行編譯、綜合、優(yōu)化，通過ALTERA公司Stratix系列的EP1S10F780C6ES器件進(jìn)行適配和時序仿真，利用固核實現(xiàn)邊界掃描控制器及TAP接口，完成邊界掃描主控器專用芯片的開發(fā)[8]。EP1S10F780C6ES器件有780個引腳，采用BGA封裝，工作速度144MHz[9]。

為了驗證邊界掃描主控器功能，設(shè)計了將32位數(shù)據(jù)“EB14165EH”串行傳送至被測器件的IR中，在QuartusII開發(fā)平臺上仿真了測試執(zhí)行過程（見圖8）。

4結(jié)束語

本文用FPGA實現(xiàn)邊界掃描主控器，方便可行，主控器各模塊均可使用VHDL語言描述、FPGA實現(xiàn)，無需增加額外的硬件電路，系統(tǒng)集成度高。采用純硬件FPGA并行處理方式實現(xiàn)主控器，加載速度快，提高了邊界掃描的測試效率。由于FPGA具有在系統(tǒng)可重配置性能，使得設(shè)計修改靈活、易升級，有助于系統(tǒng)的單片集成。

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（責(zé)任編輯：何學(xué)華，吳曉紅）第1期盛楠，等：低溫等離子體協(xié)同絮凝劑降解垃圾滲濾液中COD安徽理工大學(xué)學(xué)報（自然科學(xué)版）第36卷第36卷第1期安徽理工大學(xué)學(xué)報（自然科學(xué)版）Vol.36No.1

2016年1月Journal of Anhui University of Science and Technology（Natural Science）Jan.2016