范曉東，王　宇，陳　偉

(安徽四創(chuàng)電子股份有限公司，安徽　合肥　230031)

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用現(xiàn)場(chǎng)可編程門陣列設(shè)計(jì)IRIG-B碼信號(hào)產(chǎn)生器

范曉東，王宇，陳偉

(安徽四創(chuàng)電子股份有限公司，安徽合肥230031)

針對(duì)電力系統(tǒng)傳統(tǒng)IRIG-B碼編碼設(shè)備體積大、結(jié)構(gòu)復(fù)雜等問題，提出一種基于FPGA的IRIG-B碼信號(hào)產(chǎn)生器的設(shè)計(jì)方法：首先闡述方法的設(shè)計(jì)思想；然后重點(diǎn)描述其FPGA硬件電路設(shè)計(jì)與NiosII軟件編程過程。試驗(yàn)結(jié)果表明，通過該方法設(shè)計(jì)IRIG-B碼信號(hào)產(chǎn)生器可有效縮小設(shè)備體積、增強(qiáng)系統(tǒng)穩(wěn)定性。該設(shè)計(jì)已應(yīng)用到了工信部電子信息產(chǎn)業(yè)發(fā)展基金資助項(xiàng)目BDS/GPS雙模電力時(shí)間同步裝置上，設(shè)備運(yùn)行穩(wěn)定、授時(shí)準(zhǔn)確，達(dá)到了預(yù)期要求。

IRIG-B；FPGA；NiosII；BDS/GPS衛(wèi)星模塊；授時(shí)

0　引言

IRIG串行時(shí)間碼由美國(guó)靶場(chǎng)時(shí)間儀器組(inter range instrumentation group，IRIG)[1]提出，用于設(shè)備及系統(tǒng)的時(shí)間同步，該碼共有IRIG-A、B、D、E、G、H 6種格式。本文針對(duì)電力系統(tǒng)測(cè)控與保護(hù)等設(shè)備普遍采用的時(shí)間同步碼IRIG-B碼(簡(jiǎn)稱B碼)進(jìn)行研究。電力系統(tǒng)廠站、變電站的時(shí)間同步系統(tǒng)的IRIG-B編碼器大都采用單片機(jī)/精簡(jiǎn)指令集微處理器(advanced RISC machine，ARM)+復(fù)雜可編程邏輯器件(complex programmable logic device，CPLD)/現(xiàn)場(chǎng)可編程邏輯門陣列(field programmable gate array，F(xiàn)PGA)架構(gòu)進(jìn)行設(shè)計(jì)[2-6]，電路較為復(fù)雜，資源利用率低，穩(wěn)定性較差。因此需要一種設(shè)計(jì)簡(jiǎn)單、資源利用合理、體積小、功耗低、高穩(wěn)定性的IRIG-B編碼設(shè)備。FPGA適合于時(shí)序、組合等邏輯電路設(shè)計(jì)，同時(shí)具有實(shí)時(shí)性好、可靠性高、可編程、可移植性好等優(yōu)勢(shì)，廣泛應(yīng)用于工業(yè)控制領(lǐng)域。NiosII軟核處理器[7]是FPGA生產(chǎn)廠商Altera公司推出的嵌入式處理器，是一種面向用戶、可以靈活定制的通用精簡(jiǎn)指令集計(jì)算機(jī)(reduced instruction set computer，RISC)嵌入式處理器。

基于如上所述，本文介紹了一種基于FPGA NiosII軟核處理器的IRIG-B碼信號(hào)產(chǎn)生器的設(shè)計(jì)方法，給出其具體實(shí)現(xiàn)，并應(yīng)用到電力時(shí)間同步裝置上。

1　IRIG-B碼簡(jiǎn)介

B碼是一種串行的時(shí)間格式碼，分為直流碼(direct current code，DC)和交流碼(alternating current code，AC)2種[8-9]。DC碼的幀周期為1 s，由100個(gè)碼元組成(如圖1所示)，每個(gè)碼元10 ms，碼元寬度有8、5和2 ms 3種，分別代表碼元P(位置識(shí)別標(biāo)志或基準(zhǔn)碼元)、二進(jìn)制的1以及二進(jìn)制的0，如圖1所示。為了便于傳輸和提取B碼中的信息，每10個(gè)碼元中有一個(gè)位置識(shí)別標(biāo)識(shí)，分別稱為P1、P2、…、P9、P0。幀參考標(biāo)志是由位置識(shí)別標(biāo)志P0和相鄰的基準(zhǔn)碼元Pr組成的，Pr的前沿即是每幀的準(zhǔn)秒時(shí)刻，也就是從該準(zhǔn)秒時(shí)刻起，按秒、分、時(shí)、天等時(shí)間信息進(jìn)行編碼，最終形成DC碼。

圖1　DC碼碼元圖

AC碼的載波是1 kHz的正弦信號(hào)，幅度變化峰峰值范圍為0.5 ～10 V，調(diào)制比U1/U0范圍為2/1～6/1，即：二進(jìn)制的0是由2個(gè)幅度為U1與8個(gè)幅度為U0的正弦信號(hào)構(gòu)成；二進(jìn)制的1是由5個(gè)幅度為U1與5個(gè)幅度為U0的正弦信號(hào)構(gòu)成；碼元P是由8個(gè)幅度為U1與2個(gè)幅度為U0的正弦信號(hào)構(gòu)成，如圖2所示。

圖2　AC碼碼元圖

2　總體設(shè)計(jì)思想

本設(shè)計(jì)充分利用電力系統(tǒng)廠站或變電站時(shí)間同步裝置豐富的FPGA邏輯資源，在不增加額外的外部處理器電路基礎(chǔ)上，采用FPGA作為主控制器，將節(jié)余的FPGA邏輯資源配置為內(nèi)嵌的NiosII核。

IRIG-B碼DC碼編碼程序在NiosII里完成，輸出電路由FPGA內(nèi)的硬件邏輯控制，保證了B碼上升沿的精準(zhǔn)性。IRIG-B碼可用于北斗衛(wèi)星導(dǎo)航系統(tǒng)(BeiDou navigation satellite system，BDS)和全球定位系統(tǒng)(global positioning system，GPS)的授時(shí)模塊設(shè)計(jì)。該IRIG-B碼信號(hào)產(chǎn)生器采用BDS/GPS衛(wèi)星模塊作為標(biāo)準(zhǔn)時(shí)鐘源，從衛(wèi)星模塊輸出的協(xié)調(diào)世界時(shí)(coordinate universal time，UTC)報(bào)文中提取時(shí)間信息，并利用其輸出的秒脈沖(one pulse per second，1PPS)作為觸發(fā)實(shí)現(xiàn)DC碼的編碼。在DC碼的基礎(chǔ)上，通過正弦信號(hào)發(fā)生器實(shí)現(xiàn)AC碼的數(shù)字調(diào)制；再通過驅(qū)動(dòng)電路送往輸出單元。

基于FPGA內(nèi)嵌NiosII處理器進(jìn)行設(shè)計(jì)，達(dá)到了有效減少設(shè)備體積、降低功耗、增加設(shè)備穩(wěn)定性的目的。

3 硬件電路設(shè)計(jì)

IRIG-B碼信號(hào)產(chǎn)生器的整體硬件電路設(shè)計(jì)如圖3所示，這里的FPGA在其內(nèi)部配置了NiosII嵌入式處理器。

圖3　硬件電路設(shè)計(jì)框架

由圖可知，首先，作為標(biāo)準(zhǔn)時(shí)鐘源的北斗衛(wèi)星導(dǎo)航系統(tǒng)(BeiDou navigation satellite system，BDS)及全球定位系統(tǒng)(global positioning system，GPS)授時(shí)模塊將1個(gè)秒脈沖(pulse per second，PPS)和UTC時(shí)間信息送往FPGA內(nèi)部的NiosII微型處理器，這里的FPGA采用Altera公司的EP3C25E144I7芯片。接著，在NiosII處理器里進(jìn)行軟件設(shè)計(jì)，根據(jù)B碼的標(biāo)準(zhǔn)格式，通過數(shù)字信號(hào)處理實(shí)現(xiàn)DC碼編碼；經(jīng)過編碼后的DC碼一路被送至FPGA外圍輸出引腳，另一路被送入FPGA內(nèi)部的AC碼數(shù)字調(diào)制模塊，進(jìn)而實(shí)現(xiàn)經(jīng)過數(shù)字調(diào)制的AC碼，之后也送至FPGA外圍輸出引腳。接著，從FPGA輸出引腳出來的DC碼，進(jìn)入電平轉(zhuǎn)換電路，比如RS485電平轉(zhuǎn)換電路、晶體管-晶體管邏輯電平(transistor-transistor logic，TTL)轉(zhuǎn)換電路等，從而能夠產(chǎn)生各種電平的DC碼，這里采用芯片MAX1487CPA對(duì)DC碼進(jìn)行驅(qū)動(dòng)并轉(zhuǎn)換成RS485電平信號(hào)，采用芯片TPS2812D對(duì)DC碼進(jìn)行驅(qū)動(dòng)并轉(zhuǎn)換成TTL電平信號(hào)。然后，從FPGA輸出引腳出來的離散AC碼進(jìn)入數(shù)模轉(zhuǎn)換電路，從而產(chǎn)生模擬的AC碼，這里采用的數(shù)模轉(zhuǎn)換電路是芯片AD7945BR。最后，將AC碼依次送入運(yùn)算放大器電路(集成電路AD811)、電流驅(qū)動(dòng)電路(集成電路MMBT2222)以及隔離器電路(集成電路EI-14)，從而產(chǎn)生符合標(biāo)準(zhǔn)要求的AC碼。

此外，整個(gè)硬件電路設(shè)計(jì)中還需要電源模塊，以滿足各個(gè)芯片對(duì)供電電壓的需求。歸納起來，分別需要的電壓為+12、-12、+5、+3.3、+2.5、+1.2 V，這里采用了電源轉(zhuǎn)換芯片PDL02-12S12以完成+15 到±12 V的轉(zhuǎn)換，集成電路LT1963EST-3.3以完成+5到+3.3 V的轉(zhuǎn)換，集成電路LTC3564以完成+3.3到+2.5 V的轉(zhuǎn)換以及+3.3到+1.2 V的轉(zhuǎn)換。

4　軟件程序設(shè)計(jì)

IRIG-B碼信號(hào)產(chǎn)生器的軟件設(shè)計(jì)主要是基于FPGA+NiosII而完成的。其中NiosII主要負(fù)責(zé)DC碼編碼的程序設(shè)計(jì)；FPGA主要負(fù)責(zé)NiosII軟核的構(gòu)建、離散AC碼調(diào)制的程序設(shè)計(jì)等。

4.1NiosII程序設(shè)計(jì)簡(jiǎn)述

在NiosII里完成的程序設(shè)計(jì)主要有以下幾個(gè)方面：1)對(duì)NiosII處理器進(jìn)行初始化。配置一個(gè)通用輸入/輸出(general purpose input output， GPIO)端口作為中斷引腳，映射來自外部標(biāo)準(zhǔn)時(shí)鐘源的1個(gè)PPS中斷；配置一個(gè)通用異步收發(fā)傳輸器(universal asynchronous receiver/transmitter，UART)模塊，接收來自外部標(biāo)準(zhǔn)時(shí)鐘源的UTC時(shí)間信息。2)每當(dāng)UART接收中斷到來時(shí)，啟動(dòng)任務(wù)進(jìn)程Task1。這個(gè)任務(wù)進(jìn)程主要負(fù)責(zé)解析UTC時(shí)間信息，并將得到的秒、分、時(shí)、日、月、年等時(shí)間信息保存在內(nèi)部的一個(gè)結(jié)構(gòu)體類型變量中。3)每當(dāng)GPIO中斷到來時(shí)，啟動(dòng)任務(wù)進(jìn)程Task2。在這個(gè)任務(wù)進(jìn)程里，首先根據(jù)外部1PPS這個(gè)秒脈沖，生成一個(gè)內(nèi)部實(shí)時(shí)時(shí)鐘；接著根據(jù)內(nèi)部實(shí)時(shí)時(shí)鐘的時(shí)間信息，以及B碼的標(biāo)準(zhǔn)協(xié)議格式，完成DC碼的編碼工作；最后把經(jīng)過編碼的DC碼寫進(jìn)NiosII外部的隨機(jī)存取存儲(chǔ)器(ramdom access memory，RAM)中。

4.2FPGA程序設(shè)計(jì)簡(jiǎn)述

在FPGA里完成的程序設(shè)計(jì)主要有以下幾個(gè)方面：

1)設(shè)計(jì)鎖相環(huán)PLL、復(fù)位電路，從而給FPGA程序里各個(gè)設(shè)計(jì)模塊提供參考時(shí)鐘與復(fù)位。

2)構(gòu)建NiosII軟核，包括CPU、GPIO模塊、UART模塊、RAM控制器模塊、FLASH控制器模塊等，如圖4所示。

圖4　NiosII軟核的FPGA程序

3)定制雙端口RAM模塊，從NiosII輸出的DC碼被寫進(jìn)RAM模塊里，在這里FPGA程序采用了乒乓操作，即寫RAM1操作的同時(shí)，進(jìn)行讀RAM2操作，而寫RAM2操作的同時(shí)，進(jìn)行讀RAM1操作。如此循環(huán)操作，如圖5所示。

4)設(shè)計(jì)AC碼數(shù)字調(diào)制模塊，其主要包括正弦信號(hào)發(fā)生器模塊、乘法器模塊以及數(shù)據(jù)選擇器模塊等，如圖6、7所示，這里的正弦信號(hào)發(fā)生器模塊是由地址發(fā)生器與正弦信號(hào)數(shù)據(jù)只讀存儲(chǔ)器(read only memory，ROM)組成。

AC碼的數(shù)字調(diào)制過程即是用DC碼作為控制信號(hào)，讓正弦信號(hào)數(shù)據(jù)與2種不同預(yù)設(shè)參數(shù)分別相乘，從而產(chǎn)生具有可變調(diào)制比的離散AC碼，最后從FPGA輸出引腳。

圖5　RAM讀寫的FPGA程序

圖6　正弦信號(hào)發(fā)生器的FPGA程序

圖7　AC碼數(shù)字調(diào)制的FPGA程序

5　測(cè)試結(jié)果與分析

根據(jù)本文思想設(shè)計(jì)的B碼信號(hào)產(chǎn)生器已在電力高精度時(shí)間同步裝置上作為B碼輸出模塊得到應(yīng)用。通過示波器觀測(cè)裝置B碼輸出的DC碼信號(hào)波形、AC碼信號(hào)波形如圖8所示。

圖8　測(cè)試結(jié)果

觀測(cè)示波器輸出的波形圖，對(duì)照B碼的標(biāo)準(zhǔn)協(xié)議格式，可以讀出時(shí)間信息為13:34:55，與標(biāo)準(zhǔn)時(shí)鐘源輸出的實(shí)時(shí)時(shí)間一致。實(shí)測(cè)DC碼的秒準(zhǔn)時(shí)沿時(shí)間準(zhǔn)確度優(yōu)于200 ns，AC碼秒準(zhǔn)時(shí)沿時(shí)間準(zhǔn)確度優(yōu)于10 us。本B碼信號(hào)產(chǎn)生器作為BDS/GPS雙模電力時(shí)間同步裝置的一部分，已通過了電力工業(yè)系統(tǒng)自動(dòng)化設(shè)備質(zhì)量檢驗(yàn)測(cè)試中心質(zhì)量檢測(cè)，設(shè)計(jì)滿足電力行業(yè)標(biāo)準(zhǔn)要求[10-11]。

6　結(jié)束語

本文在介紹了IRIG-B碼的基礎(chǔ)上，提出了一種基于FPGA的IRIG-B信號(hào)產(chǎn)生器的設(shè)計(jì)方法，并詳述了其具體實(shí)現(xiàn)的硬件電路設(shè)計(jì)、NIOSII軟核構(gòu)建及其編程過程。該方法設(shè)計(jì)簡(jiǎn)便，發(fā)生器體積小、功耗低。本設(shè)計(jì)已在工信部電子信息產(chǎn)業(yè)發(fā)展基金資助項(xiàng)目中BDS/GPS雙模電力時(shí)間同步裝置上得到應(yīng)用，充分利用原有系統(tǒng)FPGA邏輯資源，有效節(jié)省了硬件成本。設(shè)備在變電站中運(yùn)行穩(wěn)定、授時(shí)準(zhǔn)確，達(dá)到了預(yù)期要求。后期將在進(jìn)一步提高精度、降低成本、降低功耗等方面開展研究。

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[11]中華人民共和國(guó)國(guó)家質(zhì)量監(jiān)督檢驗(yàn)檢疫總局中國(guó)國(guó)家標(biāo)準(zhǔn)化管理委員會(huì).電力系統(tǒng)的時(shí)間同步系統(tǒng)檢測(cè)規(guī)范：GB/T 26866-2011[S].北京：中國(guó)標(biāo)準(zhǔn)版社，2011：5-6.

IRIG-B signal generator designed with FPGA

FAN Xiaodong，WANG Yu，CHEN Wei

(Anhui Sun Create Electronic Co.，Ltd.，Hefei,Anhui 230031，China)

To solve the problems of large volume and complex structure of the traditional IRIG-B encoder for electric system，a method of IRIG-B code signal generator based on FPGA was proposed in the paper.The idea of the method was described，and the design of the FPGA hardware circuit and the process of NiosII software programming were focused then.Experimental results showed that the method could effectively reduce the equipment size of the IRIG-B code signal generator and enhance the system stability.This method of the design had been applied in the project of BDS/GPS dual-modulus electronic time synchronization device sponsored by Electronic Information Industry Development Fund of the Ministry of Industry and Information Technology (MIIT) in which the equipment ran stably and the expected timing goals were achieved.

IRIG-B；FPGA；NiosII；BDS/GPS satellites module；timing

2015-11-17

范曉東(1982—)，男，安徽蕪湖人，碩士研究生，研究方向?yàn)閭€(gè)人通信與無線通信。

10.16547/j.cnki.10-1096.20160318.

P228

A

2095-4999(2016)03-0089-05

引文格式：范曉東，王宇，陳偉.用現(xiàn)場(chǎng)可編程門陣列設(shè)計(jì)IRIG-B碼信號(hào)產(chǎn)生器[J].導(dǎo)航定位學(xué)報(bào)，2016，4(3)：89-93.(FAN Xiaodong，WANG Yu，CHEN Wei.IRIG-B signal generator designed with FPGA[J].Journal of Navigation and Positioning，2016，4(3)：89-93.)