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(中國(guó)電子科技集團(tuán)公司第三十八研究所， 安徽合肥 230088)

0 引言

隨著高分辨SAR技術(shù)的發(fā)展，星載SAR逐漸成為研究的熱點(diǎn)。在星載SAR系統(tǒng)中，高分辨率和寬測(cè)繪帶一直是人們所追求的目標(biāo)[1]。由于脈沖重復(fù)頻率的限制，傳統(tǒng)星載SAR不能同時(shí)實(shí)現(xiàn)高分辨和寬測(cè)繪帶。為滿足新體制SAR雷達(dá)的關(guān)鍵性技術(shù)驗(yàn)證，對(duì)數(shù)據(jù)采集系統(tǒng)提出了大帶寬、多通道、多模式、高速采集、高速存儲(chǔ)的要求。

隨著電子行業(yè)的發(fā)展，高速ADC芯片和可編程門陣列(FPGA)的性能發(fā)展迅速，為高速采集系統(tǒng)的工程實(shí)現(xiàn)提供了支持，如今一般采用FPGA對(duì)多核ADC芯片進(jìn)行拼接采樣配置以達(dá)到高速采樣率[2]。拼接高速采樣需要解決如高速信號(hào)完整性、數(shù)模混合PCB板布局布線設(shè)計(jì)、ADC通道不一致性、高速串并轉(zhuǎn)換同步、高速數(shù)據(jù)傳輸、存儲(chǔ)等難題[3]。在SAR雷達(dá)系統(tǒng)中需要具有靈活的動(dòng)態(tài)配置能力，能夠?qū)崟r(shí)根據(jù)系統(tǒng)的需求完成不同的采集功能，傳統(tǒng)的數(shù)據(jù)采集系統(tǒng)一般無法滿足這些需求。

本文描述的數(shù)據(jù)采集系統(tǒng)是針對(duì)某星載SAR雷達(dá)關(guān)鍵性技術(shù)驗(yàn)證的需求開發(fā)的，ADC芯片完成對(duì)模擬正交解調(diào)的I/Q信號(hào)的基帶采樣，I/Q信號(hào)的最大帶寬為1.2 GHz，單路I/Q信號(hào)通過4片ADC核拼接達(dá)到2 GS/s的采樣率。采樣后的數(shù)據(jù)傳輸至信號(hào)處理板，在FPGA中完成串并轉(zhuǎn)換、數(shù)據(jù)的對(duì)齊校正、降速處理等相關(guān)控制處理，最后打包由光纖傳輸至記錄儀單機(jī)，記錄儀可進(jìn)行高速數(shù)據(jù)大容量緩存，通過PCI-E總線轉(zhuǎn)儲(chǔ)于計(jì)算機(jī)中[4]。

1 系統(tǒng)方案

數(shù)據(jù)采集單機(jī)的輸入信號(hào)為模擬正交解調(diào)輸出的基帶I/Q信號(hào)，在不同的工作模式下，每對(duì)I/Q信號(hào)的帶寬分別為300 MHz，600 MHz，1.2 GHz，單路I/Q信號(hào)的采樣率為2 GHz。為了最大限度抑制I/Q輸出數(shù)據(jù)的不平衡性，改善信號(hào)的信噪比，數(shù)據(jù)采集單機(jī)使用一個(gè)四核ADC芯片完成一對(duì)I/Q信號(hào)的數(shù)字化。FPGA為采集單機(jī)的核心組件，它主要完成ADC芯片的配置，時(shí)鐘芯片的配置，RS422、光模塊接口的時(shí)序控制，信號(hào)處理等功能。

整個(gè)系統(tǒng)由計(jì)算機(jī)控制，計(jì)算機(jī)發(fā)出采樣觸發(fā)、采樣深度、選通通道、抽樣率等配置信息后，ADC采樣后的信號(hào)在FPGA中經(jīng)過相關(guān)處理后由光纖傳輸至記錄儀中，記錄儀將數(shù)據(jù)寫入DDR3中，可由計(jì)算機(jī)控制將DDR3中數(shù)據(jù)通過PCI-E總線轉(zhuǎn)儲(chǔ)至計(jì)算機(jī)中。系統(tǒng)結(jié)構(gòu)如圖1所示，本文主要介紹采集單機(jī)軟硬件設(shè)計(jì)。

圖1 數(shù)據(jù)采集系統(tǒng)框圖

2 硬件設(shè)計(jì)

根據(jù)雷達(dá)系統(tǒng)的需求，綜合考慮成本與指標(biāo)實(shí)現(xiàn)，寬帶數(shù)據(jù)采集的采樣率定為2 GHz，ADC芯片選用E2V公司的EV10AQ190，其模擬帶寬可達(dá)3 GHz，每個(gè)芯片支持二通道2.5 GS/s采樣[5]，因此，一片ADC可以完成一對(duì)I/Q信號(hào)的數(shù)字化。

FPGA是整個(gè)系統(tǒng)的核心，它完成ADC、時(shí)鐘等芯片的配置，串口、光口的時(shí)序控制。同時(shí)需要滿足整個(gè)雷達(dá)系統(tǒng)多通道、多模式、高速的要求，對(duì)片內(nèi)RAM資源、邏輯資源、高速信號(hào)處理能力都有很高的要求。本設(shè)計(jì)中系統(tǒng)時(shí)鐘工作于250 MHz，綜合考慮選用Xilinx公司高端系列Virtex7VX485T芯片。

一對(duì)I/Q信號(hào)對(duì)應(yīng)的數(shù)據(jù)傳輸速率計(jì)算如下：2 Gbit/s(采樣率)×8 bit(位寬)×2(通道數(shù))×10/8(8B10B編碼)=40 Gbit/s。實(shí)際工作中數(shù)據(jù)采集并不是一直處于數(shù)據(jù)傳輸狀態(tài)，根據(jù)最大脈沖重復(fù)頻率和回波采樣窗長(zhǎng)度可以計(jì)算，每?jī)蓚€(gè)采樣觸發(fā)之間數(shù)據(jù)傳輸速率達(dá)到20 Gbit/s即可完全滿足系統(tǒng)要求。本設(shè)計(jì)采用TLD850M10GT光模塊完成4×5 Gbit/s高速串行數(shù)據(jù)傳輸。

在超高速數(shù)據(jù)采集系統(tǒng)中，LVDS電路的時(shí)鐘信號(hào)都大量采用差分傳輸?shù)募夹g(shù)，高速串行傳輸數(shù)據(jù)采取差分傳輸。由于兩路差分信號(hào)的電流回路不可能完全一致，就會(huì)產(chǎn)生一部分無法抵消的共模電流，共模電流繪產(chǎn)生共模輻射，影響系統(tǒng)的電磁環(huán)境等[6]。

本設(shè)計(jì)中，高速串行總線傳輸速率為5 Gbit/s的差分信號(hào)，走線需要差分過孔互連。對(duì)于高速信號(hào)，阻抗的不連續(xù)性對(duì)信號(hào)完整性影響非常大[7]，采取增大過孔和鋪銅區(qū)的距離、減少焊盤的直徑，并且在差分過孔旁邊增加伴地孔形成信號(hào)回路來減小阻抗的不連續(xù)性。圖2為電磁仿真軟件HFSS進(jìn)行的差分過孔結(jié)構(gòu)仿真結(jié)果。

(a)有伴地孔情況下差分過孔結(jié)構(gòu)

(b)優(yōu)化后差分過孔結(jié)構(gòu)差?；?fù)pS11曲線圖2HFSS仿真結(jié)果

3 FPGA內(nèi)部邏輯設(shè)計(jì)

FPGA是整個(gè)系統(tǒng)的核心，它通過SPI接口配置EV10AQ190和AD9516芯片，使其工作于設(shè)想的工作方式；對(duì)RS422，高速串行總線(SERDES)進(jìn)行時(shí)序控制，使系統(tǒng)準(zhǔn)確接收上位機(jī)的控制命令和采樣觸發(fā)等信息，同時(shí)完成和記錄儀的高速數(shù)據(jù)傳輸；它通過串并轉(zhuǎn)換把ADC高速數(shù)據(jù)降速至工作時(shí)鐘處理，完成各種模式下數(shù)據(jù)的存儲(chǔ)、抽取、選通發(fā)送等功能[8]。FPGA主要模塊結(jié)構(gòu)如圖3所示。本文主要介紹時(shí)鐘復(fù)位模塊、數(shù)據(jù)流處理模塊的設(shè)計(jì)和實(shí)現(xiàn)。

圖3 FPGA內(nèi)部結(jié)構(gòu)圖

3.1 時(shí)鐘復(fù)位模塊

在FPGA設(shè)計(jì)中，一般在確定接口之后首先要考慮的就是時(shí)鐘和復(fù)位[9]。時(shí)鐘和復(fù)位的設(shè)計(jì)不穩(wěn)定可能會(huì)導(dǎo)致整個(gè)系統(tǒng)的崩潰，所以設(shè)計(jì)好時(shí)鐘和復(fù)位模塊是整個(gè)內(nèi)部邏輯設(shè)計(jì)的首要任務(wù)。

對(duì)于FPGA內(nèi)部邏輯設(shè)計(jì)，全局時(shí)鐘是最簡(jiǎn)單和最可預(yù)測(cè)的時(shí)鐘，全局時(shí)鐘網(wǎng)絡(luò)是一種全局布線資源，它可以保證時(shí)鐘信號(hào)到達(dá)各個(gè)目標(biāo)邏輯單元的時(shí)延基本相同。在設(shè)計(jì)中一般盡可能地采用由專用全局時(shí)鐘來驅(qū)動(dòng)各個(gè)模塊。本設(shè)計(jì)的輸入時(shí)鐘為接收前端提供的20 MHz時(shí)鐘，以及兩片ADC芯片提供的500 MHz時(shí)鐘，利用FPGA提供的Clocking Wizard IP核，生成設(shè)計(jì)需要的所有時(shí)鐘。

采集單機(jī)在每次上電時(shí)，F(xiàn)PGA芯片、AD芯片、時(shí)鐘芯片、光模塊等器件的初始狀態(tài)都是不確定的，所以復(fù)位邏輯設(shè)計(jì)非常重要，它可以避免整個(gè)系統(tǒng)處于一種不確定的狀態(tài)。本設(shè)計(jì)的復(fù)位邏輯流程圖如圖4所示。

圖4 復(fù)位邏輯流程圖

FPGA剛上電時(shí)，20 MHz信號(hào)處于失鎖狀態(tài)，復(fù)位邏輯開始工作，等待20 MHz信號(hào)鎖存成功便開始一步步對(duì)各芯片、模塊、內(nèi)部邏輯進(jìn)行復(fù)位。當(dāng)正常工作狀態(tài)中間出現(xiàn)不穩(wěn)定狀態(tài)也會(huì)重新進(jìn)入復(fù)位狀態(tài)，例如ADC輸入的500 MHz時(shí)鐘信號(hào)出現(xiàn)了失鎖狀態(tài)，在不復(fù)位的情況下500 MHz信號(hào)可能會(huì)重新鎖存成功，但是此時(shí)信號(hào)的相位關(guān)系是不確定的，由于高速串并轉(zhuǎn)換本身對(duì)時(shí)鐘和數(shù)據(jù)的相位關(guān)系非常高，原本沒有毛刺的數(shù)據(jù)可能會(huì)出現(xiàn)毛刺，從而影響整個(gè)系統(tǒng)的使用，所以一旦時(shí)鐘失鎖等問題出現(xiàn)時(shí)需要重新進(jìn)行復(fù)位使整個(gè)系統(tǒng)處于穩(wěn)定的狀態(tài)。

3.2 數(shù)據(jù)流處理模塊

隨著信息化產(chǎn)業(yè)的發(fā)展，ADC的采樣率越來越高，對(duì)FPGA的數(shù)字信號(hào)處理帶來了很大壓力。本設(shè)計(jì)中ADC輸出單路信號(hào)的數(shù)據(jù)率為1 Gbit/s，F(xiàn)PGA的工作時(shí)鐘頻率無法匹配如此高的數(shù)據(jù)率，使用FPGA內(nèi)部集成的高速串并轉(zhuǎn)換IP核實(shí)現(xiàn)高速AD數(shù)據(jù)的4倍降速處理，這是典型的空間換取時(shí)間的設(shè)計(jì)策略。單片ADC芯片輸入I/Q信號(hào)各20位、40位信號(hào)都需要進(jìn)行串并轉(zhuǎn)換，由于PCB板上線長(zhǎng)不可能完全相等，以及FPGA內(nèi)部時(shí)鐘和數(shù)據(jù)的走線長(zhǎng)度不可能完全一致，同時(shí)時(shí)鐘頻率非常高對(duì)數(shù)據(jù)與時(shí)鐘的不同步非常敏感，會(huì)導(dǎo)致有些串并轉(zhuǎn)換的結(jié)果有毛刺。FPGA內(nèi)部集成的IDELAYE2模塊可以設(shè)置時(shí)鐘或數(shù)據(jù)的延遲[10]，可以通過設(shè)置VIO核控制延遲，使用Chipscope(嵌入式邏輯分析儀)軟件在線選擇合適的范圍完成所有模塊的時(shí)鐘數(shù)據(jù)同步，如圖5所示。

(a)時(shí)鐘數(shù)據(jù)不同步

(b)調(diào)整延遲使時(shí)鐘數(shù)據(jù)同步圖5時(shí)鐘數(shù)據(jù)同步調(diào)整

雷達(dá)在不同工作模式下的主波信號(hào)也不同，是其帶寬分別為300 MHz，600 MHz，1.2 GHz及雙子帶合成2.4 GHz的線性調(diào)頻信號(hào)。對(duì)于300 MHz，600 MHz的I/Q信號(hào)，相應(yīng)回波時(shí)間窗內(nèi)的數(shù)據(jù)在2 GHz采樣下傳輸?shù)臄?shù)據(jù)在一個(gè)重復(fù)脈沖內(nèi)記錄儀無法完成存儲(chǔ)，根據(jù)奈奎斯特采樣定理可以對(duì)300 MHz，600 MHz帶寬信號(hào)進(jìn)行4倍、2倍抽取。本設(shè)計(jì)采用FIFO來完成數(shù)據(jù)的抽取，時(shí)鐘域的轉(zhuǎn)換(工作時(shí)鐘到高速串行發(fā)送時(shí)鐘)，數(shù)據(jù)緩存、封裝，采樣深度、通道選通等功能的實(shí)現(xiàn)。數(shù)據(jù)幀封裝發(fā)送模塊通過控制FIFO的讀使能來打包數(shù)據(jù)和配置信息，并按照與記錄儀通信協(xié)議進(jìn)行幀格式封裝，最后按照SERDES高速串行總線的傳輸格式傳輸數(shù)據(jù)和K字符至FPGA自帶的SERDES IP核中，其架構(gòu)如圖6所示。

圖6 采集單機(jī)信號(hào)緩存發(fā)送架構(gòu)

4 測(cè)試結(jié)果及分析

測(cè)試結(jié)果包括采集單機(jī)接收數(shù)字信號(hào)的信噪比，以及由記錄儀傳送至計(jì)算機(jī)中數(shù)據(jù)的相干性和脈沖壓縮結(jié)果。

測(cè)試數(shù)字采集信號(hào)的信噪比(SNR)的方法如下：使用3臺(tái)信號(hào)源分別提供0.1～600.1 MHz的正弦信號(hào)輸入、20 MHz同步時(shí)鐘和2 GHz采樣時(shí)鐘，輸入正弦波信號(hào)幅度為0 dBm，信號(hào)頻率從0.1 MHz步進(jìn)頻率為100 MHz掃頻至600.1 MHz結(jié)束，通過嵌入式邏輯分析儀軟件Chipscope在線記錄采集數(shù)據(jù)，導(dǎo)入MATLAB中進(jìn)行FFT等運(yùn)算，計(jì)算SNR。圖7為100 MHz的頻譜圖，測(cè)試結(jié)果如表1所示。在常溫條件下測(cè)試結(jié)果表明，工作帶寬內(nèi)信號(hào)信噪比可達(dá)到45 dB。

測(cè)試數(shù)據(jù)相干性和脈沖壓縮結(jié)果的方法如下：接收前端主波信號(hào)輸入采集系統(tǒng)，由上位機(jī)控制采樣觸發(fā)等參數(shù)，記錄一段時(shí)間的采集數(shù)據(jù)，導(dǎo)入MATLAB中分析計(jì)算。圖8為100次采樣觸發(fā)記錄的波形顯示，重合程度非常高，相干性非常好。圖9為脈沖壓縮結(jié)果，脈壓結(jié)果正常。

圖7 100 MHz信號(hào)頻譜圖

表1 數(shù)字采集的信噪比和無雜散動(dòng)態(tài)

(a)I路信號(hào)

(b)Q路信號(hào)圖8100次采樣觸發(fā)下信號(hào)采集數(shù)據(jù)

圖9600 MHz帶寬線性調(diào)頻脈沖壓縮結(jié)果

5 結(jié)束語(yǔ)

本文介紹了基于高采樣率ADC、FPGA的多通道高速采集系統(tǒng)，詳細(xì)介紹了系統(tǒng)軟硬件實(shí)現(xiàn)的技術(shù)難題和解決方法。通用的硬件設(shè)計(jì)可以通過更改采集子板等措施適應(yīng)SAR雷達(dá)系統(tǒng)不同課題的科研需求，同時(shí)由于FPGA的靈活性，系統(tǒng)可以進(jìn)一步升級(jí)，結(jié)合多速率信號(hào)處理技術(shù)，應(yīng)用于寬帶數(shù)字接收系統(tǒng)，符合軟件無線電的發(fā)展思路，值得進(jìn)一步的研究。

[1] 鄧云凱,趙鳳軍,王宇. 星載SAR技術(shù)的發(fā)展趨勢(shì)及應(yīng)用淺析[J]. 雷達(dá)學(xué)報(bào), 2012, 1(1):1-10.

[2] BLACK W C, HODGES D A. Time Interleaved Converter Arrays[J]. IEEE Journal of Solid-State Circuits,1980, 15(6):1022-1029.

[3] 向海生,馬利祥,王冰. 基于拼接采樣技術(shù)的寬帶數(shù)字接收機(jī)[J]. 雷達(dá)科學(xué)與技術(shù), 2014, 12(4):450-453.

[4] 馬鳴錦,朱劍冰,何紅旗,等. PCI、PCI-X和PCI Express的原理及體系結(jié)構(gòu)[M].北京：清華大學(xué)出版社, 2007.

[5] E2V Inc. EV10AQ190 Datasheet[DS/OL]. [2015-08-16]. http∥www.e2v.com.

[6] 白同云. 電磁兼容設(shè)計(jì)[M]. 2版. 北京：北京郵電大學(xué)出版社, 2011.

[7] 張木山,李玉山. 信號(hào)完整性分析與設(shè)計(jì)[M]. 北京：電子工業(yè)出版社, 2010.

[8] 張奕,余海龍,譚劍美. 四通道高速數(shù)據(jù)采集系統(tǒng)設(shè)計(jì)[J]. 現(xiàn)代電子技術(shù), 2012, 35(9).10-12.

[9] WILSON P. Design Recipes for FPGAs[M]. London:Newnes, 2007.

[10] Xilinx Inc. UG471:7 Series FPGAs SelectIO Resources User Guide[Z/OL]. [2015-09-26]. http:∥www.xilinx.com.