劉育鑫，王小紅，方存洋，施勝丹

(南瑞集團(tuán)公司，江蘇 南京 210003)

0 引言

靜止型無功補(bǔ)償設(shè)備(Static Var Compensation，簡稱SVC)是一種提高系統(tǒng)電壓穩(wěn)定性，抑制沖擊負(fù)荷所造成的電壓波動(dòng)的先進(jìn)技術(shù)［1］。SVC系統(tǒng)一般由一次系統(tǒng)和二次控制系統(tǒng)組成。一次系統(tǒng)由晶閘管控制電抗器(Thyristor Control Reactor，簡稱TCR)、和濾波電容器(Filter Capacitor，簡稱FC)組成?？蓪?shí)現(xiàn)較快、連續(xù)的動(dòng)態(tài)無功功率調(diào)節(jié)，具有反應(yīng)時(shí)間快，運(yùn)行可靠，能平衡有功，適用范圍廣和價(jià)格便宜等優(yōu)點(diǎn)［2］。

鎖相環(huán)(Phase Locked Loop，簡稱PLL)在SVC控制系統(tǒng)中的主要作用是為SVC控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號(hào)。鎖相環(huán)的性能，關(guān)系到整個(gè)SVC控制系統(tǒng)的同步以及晶閘管器件觸發(fā)控制的精準(zhǔn)度，是控制系統(tǒng)的重要環(huán)節(jié)。

依靠硬件的模擬鎖相環(huán)有器件飽和及易受電源和環(huán)境溫度變化等缺點(diǎn)［3］;基于三角函數(shù)正交性以及自適應(yīng)濾波原理的相位跟蹤閉環(huán)控制系統(tǒng)，它克服了模擬鎖相環(huán)的缺點(diǎn)，但這種方法采用了傅立葉分析法，使跟蹤速度變慢［4］;依靠軟件計(jì)算的α β坐標(biāo)開環(huán)鎖相環(huán)對(duì)畸變電壓敏感等缺點(diǎn)［5］;在電壓不平衡條件下為了抑制負(fù)序電壓的影響，dq鎖相環(huán)一般以100 Hz分量衰減系數(shù)為PI控制器設(shè)計(jì)指標(biāo)，因此也存在著響應(yīng)速度慢的缺點(diǎn)［6］。

此外，目前絕大部分控制設(shè)備廠家的控制裝置結(jié)構(gòu)都是以DSP作為邏輯運(yùn)算單元，并采用FPGA實(shí)現(xiàn)信號(hào)采集、通信處理等功能［7］。詳細(xì)設(shè)計(jì)了一種用于SVC控制系統(tǒng)的新型軟件鎖相環(huán)，充分利用控制裝置硬件資源，在DSP單元編碼實(shí)現(xiàn)軟件鎖相模塊，在FPGA實(shí)現(xiàn)鎖相計(jì)數(shù)器，軟件鎖相模塊完成系統(tǒng)同步電壓的鎖相調(diào)節(jié)控制，鎖相計(jì)數(shù)器代替復(fù)雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ。該控制方式易于工程實(shí)現(xiàn)，在電壓不平衡、電壓跌落、頻率突變等條件下，仍可快速、可靠的實(shí)現(xiàn)鎖相。

1 軟件鎖相環(huán)設(shè)計(jì)與實(shí)現(xiàn)

1.1 軟件鎖相環(huán)原理

軟件鎖相環(huán)采用瞬時(shí)無功理論鎖相原理，其原理如圖1所示。首先將電壓信號(hào)由abc坐標(biāo)系轉(zhuǎn)化到α β坐標(biāo)系。θ為電壓向量u與α軸的夾角。為方便計(jì)算，進(jìn)行標(biāo)幺化處理。由于TCR一般采用三角形接線方式，所以選取uab做為同步電壓。

為濾除負(fù)序分量，進(jìn)行dq坐標(biāo)轉(zhuǎn)換前，需要進(jìn)行相序分解。二倍頻陷波器可實(shí)現(xiàn)相序分離，但其濾波器設(shè)計(jì)較為復(fù)雜，不利于工程實(shí)現(xiàn)，同時(shí)受頻率波動(dòng)的影響較大，因此本系統(tǒng)中采用了延時(shí)相序分解法，處理簡單，利于工程實(shí)現(xiàn)。

上標(biāo)“+”表示正序分量，“-”表示負(fù)序分量。根據(jù)公式(2)，可得將(t)、(t)帶入正序同步旋轉(zhuǎn)坐標(biāo)系，進(jìn)行dq坐標(biāo)系轉(zhuǎn)換，將(t)、(t)帶入負(fù)序同步旋轉(zhuǎn)坐標(biāo)系，進(jìn)行dq坐標(biāo)系轉(zhuǎn)換。θ'為d+軸與α軸的夾角。

此外，考慮到三相電壓不平衡、采集和計(jì)算延遲，鎖相環(huán)模塊還應(yīng)計(jì)算出三相校正角度φab、φbc、φca。

圖1 鎖相環(huán)原理圖

1.2 軟件鎖相環(huán)的實(shí)現(xiàn)

目前大部分控制設(shè)備廠家的控制裝置結(jié)構(gòu)都是以DSP作為邏輯運(yùn)算單元，并采用FPGA實(shí)現(xiàn)信號(hào)采集、脈沖觸發(fā)、通信處理等功能。本新型軟件鎖相環(huán)實(shí)現(xiàn)所基于的控制系統(tǒng)硬件平臺(tái)選用目前業(yè)界可靠性、功能和處理能力最有優(yōu)勢的嵌入式CPU、DSP和大容量的FPGA進(jìn)行設(shè)計(jì)，同時(shí)采用符合工業(yè)標(biāo)準(zhǔn)的高速以太網(wǎng)和IEC標(biāo)準(zhǔn)的數(shù)據(jù)采集的光纖通道作為數(shù)據(jù)傳輸鏈路，內(nèi)部采用高可靠、高實(shí)時(shí)、高效率的數(shù)據(jù)交換接口。采用ADI公司的32位/40位擴(kuò)展精密浮點(diǎn)DSP，型號(hào)為ADSP-21469，作為邏輯單元，并采用Xilinx公司出品的Spartan6作為FPGA單元。硬件平臺(tái)結(jié)構(gòu)如圖2所示。

圖2 SVC控制系統(tǒng)硬件平臺(tái)

鎖相過程中，鎖相角θ由PI調(diào)節(jié)器輸出的頻率值經(jīng)過積分環(huán)節(jié)計(jì)算得出。通過軟件實(shí)現(xiàn)積分計(jì)算較復(fù)雜。本新型軟件鎖相環(huán)的實(shí)現(xiàn)，充分利用控制裝置資源，在DSP單元用C語言編碼實(shí)現(xiàn)軟件鎖相模塊，任務(wù)周期為100 μs。用FPGA實(shí)現(xiàn)鎖相計(jì)數(shù)器，軟件鎖相模塊完成系統(tǒng)同步電壓的鎖相調(diào)節(jié)控制，鎖相計(jì)數(shù)器代替復(fù)雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ，軟件鎖相模塊配合鎖相計(jì)數(shù)器，實(shí)現(xiàn)鎖相功能。圖3為用FPGA鎖相計(jì)數(shù)器代替積分環(huán)節(jié)后的鎖相原理圖。

具體實(shí)現(xiàn)過程為:軟件鎖相模塊按圖1的鎖相原理進(jìn)行鎖相控制，將PI控制器輸出值Δf，加上初始電網(wǎng)頻率f初，從而得到了鎖相的頻率輸出。將鎖相所得的頻率換算為鎖相計(jì)數(shù)器計(jì)數(shù)周期最大值M，傳遞給FPGA鎖相計(jì)數(shù)器。

FPGA鎖相計(jì)數(shù)器設(shè)計(jì)原則為:一個(gè)標(biāo)準(zhǔn)工頻周期的值20 MS，對(duì)應(yīng)的計(jì)數(shù)值為50 000，即FPGA的計(jì)數(shù)時(shí)鐘周期為400 NS，即，計(jì)數(shù)頻率為2.5 M。由于標(biāo)準(zhǔn)工頻周期下，一周波對(duì)應(yīng)的計(jì)數(shù)值為50 000，F(xiàn)PGA鎖相計(jì)數(shù)器的計(jì)數(shù)值作為觸發(fā)控制的時(shí)間參考，觸發(fā)控制精度可以達(dá)到0.007 5(°)。

FPGA鎖相計(jì)數(shù)器按照M進(jìn)行循環(huán)計(jì)數(shù)，當(dāng)達(dá)到最大值時(shí)，計(jì)數(shù)器清零，重新開始計(jì)數(shù)。軟件鎖相模塊在每個(gè)執(zhí)行周期內(nèi)讀取當(dāng)前FPGA鎖相計(jì)數(shù)器的計(jì)數(shù)值，換算為當(dāng)前鎖相角θ，用于鎖相調(diào)節(jié)。

軟件鎖相模塊將當(dāng)前FPGA鎖相計(jì)數(shù)器的計(jì)數(shù)值提供給SVC系統(tǒng)作為觸發(fā)控制的時(shí)間參考。即SVC控制系統(tǒng)將計(jì)算出的晶閘管觸發(fā)角度，轉(zhuǎn)換為與FPGA鎖相計(jì)數(shù)器計(jì)數(shù)值相對(duì)應(yīng)的設(shè)置值K。當(dāng)FPGA鎖相計(jì)數(shù)器計(jì)數(shù)值達(dá)到該設(shè)置時(shí)，SVC控制系統(tǒng)發(fā)觸發(fā)脈沖，使得對(duì)應(yīng)的晶閘管導(dǎo)通。

圖3 用FPGA鎖相計(jì)數(shù)器代替積分環(huán)節(jié)后的鎖相原理圖

2 仿真分析及試驗(yàn)結(jié)果

通過PSCAD/EMTDC軟件搭建鎖相環(huán)模型，當(dāng)t=0.1時(shí)刻，發(fā)生電壓跌落，仿真結(jié)果如圖4所示。當(dāng)t=0.1時(shí)刻，發(fā)生頻率突變，f由50 Hz突變到46 Hz。仿真結(jié)果如圖5所示?？煽闯鲈陔妷旱?、頻率突變情況下，本實(shí)用新型鎖相環(huán)仍可快速、可靠的實(shí)現(xiàn)鎖相。

圖4 電壓跌落時(shí)鎖相環(huán)仿真圖

圖5 頻率突變時(shí)鎖相環(huán)仿真圖

為驗(yàn)證該新型軟件鎖相環(huán)的實(shí)際應(yīng)用效果，基于2.2節(jié)所述的硬件平臺(tái)，實(shí)現(xiàn)軟件鎖相環(huán)。在SVC動(dòng)態(tài)模擬實(shí)驗(yàn)室進(jìn)行測試，額定電壓為1 kV。

控制平臺(tái)具有錄波功能，能手動(dòng)或根據(jù)錄波觸發(fā)條件自動(dòng)錄波，產(chǎn)生標(biāo)準(zhǔn)格式的comtrade文件。通過錄波分析軟件，可以看到電流電壓、鎖相環(huán)、觸發(fā)脈沖等系統(tǒng)工況。圖6為鎖相環(huán)波形圖，Uab是同步電壓。從圖中可知當(dāng)前鎖相環(huán)最大計(jì)數(shù)值為49 990，即當(dāng)前系統(tǒng)電壓頻率為49.99 Hz。

圖6 鎖相環(huán)波形圖

3 結(jié)束語

鎖相環(huán)在SVC控制系統(tǒng)中的主要作用是為SVC控制系統(tǒng)提供快速、穩(wěn)定、高精度的同步信號(hào)。鎖相環(huán)的性能，關(guān)系到整個(gè)SVC控制系統(tǒng)的同步以及晶閘管器件觸發(fā)控制的精準(zhǔn)度，是控制系統(tǒng)的重要環(huán)節(jié)。本文設(shè)計(jì)了一種用于SVC控制系統(tǒng)的新型軟件鎖相環(huán)，采用基于瞬時(shí)無功理論的鎖相原理，以FPGA計(jì)數(shù)器替代復(fù)雜的積分環(huán)節(jié)，產(chǎn)生鎖相角θ，在電壓不平衡、電壓跌落、頻率突變等條件下，仍可快速、可靠的實(shí)現(xiàn)鎖相。

通過PSCAD/EMTDC軟件的仿真和以ADSP-21469和FPGA-Spartan6為核心的控制平臺(tái)的動(dòng)態(tài)模擬實(shí)驗(yàn)研究，驗(yàn)證了該新型軟件鎖相環(huán)的正確性和可行性，易于工程實(shí)現(xiàn)，參數(shù)修改方便，可方便的實(shí)現(xiàn)與SVC控制系統(tǒng)的其他模塊接口，具有良好的應(yīng)用效果。

［1］林海雪.現(xiàn)代電能質(zhì)量的基本問題［J］.電網(wǎng)技術(shù)，2001，25(10):5-12.

［2］王兆安，楊君，劉進(jìn)軍.諧波抑制和無功補(bǔ)償［M］.北京:機(jī)械工業(yè)出版社，1998.

［3］韓民曉，尤勇，劉昊.線電壓補(bǔ)償型動(dòng)態(tài)電壓調(diào)節(jié)器(DVR)的原理與實(shí)現(xiàn)［J］.中國電機(jī)工程學(xué)報(bào)，2003，23(12):49-53.

［4］周衛(wèi)平，吳正國，夏立.基波相位和頻率的高精度檢測及在有源電力濾波器中的應(yīng)用［J］.中國電機(jī)工程學(xué)報(bào)，2004，24(4):91-96.

［5］王海軍，陳潛.云廣直流工程鎖相環(huán)功能分析及仿真研究［J］.南方電網(wǎng)技術(shù)，2009，3(4):60-63.

［6］丁菊霞，張華俊，張秀峰.基于平均值理論的無鎖相環(huán)三相電路諧波電流檢測方法［J］.電測與儀表，2010，47(5):43-47.

［7］張吉，宋斌，唐成虹.保護(hù)測控裝置嵌入式采樣新平臺(tái)的研制［J］.電力系統(tǒng)自動(dòng)化，2011，35(2):89-92.