陳迪平 陳思園++曾健平

摘要：傳統(tǒng)多電源系統(tǒng)數(shù)字輸出端口存在上拉、下拉競爭和上升沿與下降沿的嚴重不對稱等問題，使得延時功耗積很大；而電壓波動和誤觸發(fā)導(dǎo)致系統(tǒng)SSN噪聲較大。針對這2個問題，提出一種采用快速低轉(zhuǎn)高電平轉(zhuǎn)換電路結(jié)構(gòu)和抗地彈效應(yīng)輸出電路的新型輸出端口電路結(jié)構(gòu)，在smic18mmrf工藝下流片。測試結(jié)果表明，電平轉(zhuǎn)換單元功耗延時積較傳統(tǒng)結(jié)構(gòu)減小5%～15%，SSN噪聲幅度減少30%以上，有效提高了輸出端口電路性能。

關(guān)鍵詞：噪聲減少；轉(zhuǎn)換電路；電平轉(zhuǎn)換；同步開關(guān)噪聲（SSN）；延時功耗積；地彈效應(yīng)；功耗；閾值電壓

中圖分類號：TN402 文獻標識碼：A在多電源域系統(tǒng)中，數(shù)字輸出端口主要實現(xiàn)低電源域到高電源域邏輯之間的電平轉(zhuǎn)換以及提供輸出驅(qū)動能力等功能。數(shù)字輸出端口的速度、功耗與噪聲性能是高速、低電壓、低功耗系統(tǒng)設(shè)計的重要環(huán)節(jié)＼[1＼]。本文提出了一種高性能數(shù)字輸出端口的設(shè)計方案，通過改進傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元，解決了傳統(tǒng)結(jié)構(gòu)上升沿與下降沿不對稱的問題，降低了電平轉(zhuǎn)換單元的延時功耗積，改善了輸出端口的傳輸性能；同時，增加了抗地彈效應(yīng)電路，降低了端口的同步開關(guān)噪聲（SSN），提高了端口輸出信號的傳輸質(zhì)量。

1數(shù)字輸出端口結(jié)構(gòu)及原理分析

傳統(tǒng)多電源系統(tǒng)數(shù)字輸出端口結(jié)構(gòu)如圖1所示，主要包括電平轉(zhuǎn)換和輸出驅(qū)動2個部分＼[1＼]。其中，數(shù)字輸出端口用于實現(xiàn)系統(tǒng)內(nèi)部的1。8 V邏輯信號到端口3。3 V信號的切換；輸出驅(qū)動實現(xiàn)對信號的輸出。圖1中傳統(tǒng)低轉(zhuǎn)高電平轉(zhuǎn)換單元為了解決上拉、下拉競爭的問題，需設(shè)計NMOS管的尺寸為PMOS管的4倍左右＼[2＼]，從而使輸出存在上升沿與下降沿的嚴重不對稱。因此，傳統(tǒng)的電平轉(zhuǎn)換電路結(jié)構(gòu)存在較大的延時功耗積。使電平轉(zhuǎn)換的上升沿與下降沿對稱能有效降低電平轉(zhuǎn)換電路的延時功耗積，提升端口的傳輸性能＼[3＼]。

湖南大學(xué)學(xué)報（自然科學(xué)版）2015年

第10期陳迪平等：一種高性能數(shù)字輸出端口電路設(shè)計

圖1傳統(tǒng)多電源域數(shù)字輸出端口結(jié)構(gòu)

Fig。1Conventional multiply powers digital

output I/O architecture

圖1中傳統(tǒng)輸出驅(qū)動結(jié)構(gòu)在輸出狀態(tài)發(fā)生翻轉(zhuǎn)時有較大的瞬態(tài)電流流過電源與地線的寄生電感L1和L2，引起地彈效應(yīng)＼[4＼]。地彈效應(yīng)所產(chǎn)生的地彈噪聲電壓可簡單表示為：

Vg=LdIdt。（1）

如果芯片上有N個同時向低電平翻轉(zhuǎn)的輸出，此時流過地線寄生電感的電流將變?yōu)镹倍＼[5-6＼]，此時產(chǎn)生的地彈噪聲電壓可表示為：

NVg=NL2dIdt。（2）

式中：NVg為地線上的電壓噪聲，即同步開關(guān)噪聲（SSN）。同理可知電源線上也將產(chǎn)生同等的SSN噪聲。當這個電壓波動的值足夠大時，就會影響信號的完整性導(dǎo)致寄存器和邏輯電路的誤觸發(fā)，惡化時鐘性能（時鐘脈沖漏失或增插）等。降低單個端口的地彈噪聲電壓Vg能有效降低SSN噪聲電壓NVg，抑制端口對系統(tǒng)電源及地的干擾，同時提高輸出信號的質(zhì)量。隨著電路規(guī)模的增大，工作頻率的增加，如何有效降低高速開關(guān)電路的SSN噪聲已成為提升系統(tǒng)性能的關(guān)鍵＼[7＼]。

2新型數(shù)字輸出端口設(shè)計

2。1新型快速低轉(zhuǎn)高電平轉(zhuǎn)換單元設(shè)計

新型快速低轉(zhuǎn)高電平轉(zhuǎn)換單元電路如圖2所示。其中實線部分為傳統(tǒng)電平轉(zhuǎn)換電路，M1和M2為低閾值NMOS，M3-M6構(gòu)成保護M1與M2的耐壓單元，M7和M8為高閾值PMOS。本文增加了加速上拉單元如圖2中虛線部分，其中，M11/M12管在VDL/VDR下拉時關(guān)閉，不與M1/M2管構(gòu)成競爭；而在VDL/VDR上拉時開啟，提升電路的上拉能力，從而達到在增強上拉的同時，不用同時增強下拉來對抗上拉競爭的目的，降低了提升轉(zhuǎn)換速度所需的功耗，有效降低了功耗延時積。

圖2快速低轉(zhuǎn)高電平轉(zhuǎn)換電路原理圖

Fig。2Quick voltage levels transform circuit

在smic18mmrf工藝中，高閾值PMOS管與低閾值NMOS管，VDDL為1。8 V，VDDH為3。3 V，Vtn為480 mV，Vtp為-630 mV，依據(jù)文獻[3]，可得M1/M2管（下拉NMOS）的尺寸約為M7/M8管（上拉PMOS）尺寸的6。5倍。在這個條件下，M1/M2管的最大下拉電流ID1max與M7/M8的最大上拉電流ID7max滿足關(guān)系式：

ID1maxID7max=KN（W1/L1）（VDDL-Vtn）2KP（W7/L7）（VDDH-|Vtp|）2。（3）

將式（3）代入smic18mmrf下數(shù)據(jù)參數(shù)可得ID1max約為ID7max的10倍，此時需增加上拉管尺寸W7/L7至之前的10倍才能使上拉與下拉的能力相當，因此，設(shè)計M11/M12管尺寸為M7/M8管9倍即可使上拉能力與下拉能力相當。

2。2新型抗地彈效應(yīng)輸出驅(qū)動電路設(shè)計

由公式（1）可知，在同等寄生電感的條件下，地彈噪聲主要取決于輸出驅(qū)動管的電流變化率，即

Vgmax=LdIdtmax。（4）

因此，降低SSN噪聲可以通過降低電路的電流變化率來實現(xiàn)。本文提出如圖3所示的抗地彈效應(yīng)輸出電路結(jié)構(gòu)，該電路主要包括控制邏輯和輸出驅(qū)動2部分。其中，MP1管和MN1管為輸出驅(qū)動管，MP2管和MN2管為輸出續(xù)流管，驅(qū)動管的尺寸遠大于續(xù)流管。該結(jié)構(gòu)利用PMOS控制邏輯模塊和NMOS控制邏輯模塊對輸出電壓采樣，實現(xiàn)對輸出管的切換。其具體工作原理為：當輸出電路輸出信號由高電平向低電平轉(zhuǎn)換時，連接預(yù)驅(qū)動上、下節(jié)點（A，D）的電壓由高電平轉(zhuǎn)向低電平，此時MP1管和MP2管關(guān)斷。同時節(jié)點（D）的信號通過反相器以及傳輸門傳輸?shù)組N1管的柵極，MN1開啟，輸出電路輸出電壓開始下降；通過對輸出信號采樣，關(guān)斷傳輸門，即關(guān)斷大尺寸管MN1，同時開啟小尺寸管MN2。在這個過程中，大尺寸管MN1上出現(xiàn)一個大的負電流變化率，小尺寸管MN2上出現(xiàn)一個小正電流變化率，有效的降低了整體的電流變化率。同時本結(jié)構(gòu)采用大尺寸管MN1提供大的泄放電流，采用小尺寸管MN2續(xù)流，滿足了電路對于延時的要求。

圖3新型抗地彈效應(yīng)輸出電路具體電路圖

Fig。3New resistance of ground bounce output circuit

3仿真與測試

以頻率為150 MHz，上升時間與下降時間均為100 ps的信號為輸入，以20 fF電容為負載，得到傳統(tǒng)型結(jié)構(gòu)與新型結(jié)構(gòu)電平轉(zhuǎn)換電路的低轉(zhuǎn)高傳輸延時對比仿真結(jié)果，如圖4（a）所示。從圖4（a）可知，傳統(tǒng)型結(jié)構(gòu)傳輸延時為0。38 ns，新型結(jié)構(gòu)傳輸延時為0。24 ns，改良后的結(jié)構(gòu)對轉(zhuǎn)換信號的爬升有明顯的加速作用。

時間t/ns（a）輸出電壓瞬態(tài)仿真

電容C/fF（b）不同電容負載下延時功耗積

電容C/fF（c）不同電容負載下功耗

圖4電平轉(zhuǎn)換單元模擬仿真結(jié)果

Fig。4Simulation results of levels transform

傳統(tǒng)型與新型電平轉(zhuǎn)換電路驅(qū)動為20～200 fF電容負載延時功耗積仿真結(jié)果如圖4（b）所示。在負載為120 fF時，傳統(tǒng)型與新型電平轉(zhuǎn)換電路的延時功耗積分別為0。425與0。377 ns·mW，新型結(jié)構(gòu)相較傳統(tǒng)結(jié)構(gòu)延時功耗積減小了11。3%。仿真測試總共取20～200 fF中等間距的10個點，結(jié)果顯示新型結(jié)構(gòu)功耗延時積相較傳統(tǒng)結(jié)構(gòu)減小5%～15%。負載為20 fF減小最多為15%，隨著負載電容的增加延時功耗積減小的比例減小。原因在于隨著負載電容的變大，電壓爬升的時間越長，而由M9/M10管構(gòu)成的開關(guān)延時是一定的，便會造成負載越大改良越小的情況。因此，根據(jù)負載的情況選擇合適的開關(guān)延時是該電路設(shè)計的一大關(guān)鍵。

圖4（c）所示為傳統(tǒng)型與新型電平轉(zhuǎn)換電路在延時為500 ps條件下的功耗仿真結(jié)果。由圖4（c）可知，在相同延時情況下，新型結(jié)構(gòu)較傳統(tǒng)型結(jié)構(gòu)消耗更小的功耗。

在電路面積方面，傳統(tǒng)型電平轉(zhuǎn)換電路為187。11 μm2，新型電平轉(zhuǎn)換電路為223。91 μm2。新型電平轉(zhuǎn)換電路面積與傳統(tǒng)型轉(zhuǎn)換電路相當，新型結(jié)構(gòu)并未過多增加額外的面積消耗。

在smic18mmrf工藝下，以頻率為150 MHz，上升時間與下降時間均為100 ps的信號為輸入，模擬寄生電感為3 nH的情況下，通過Spectre仿真工具得到信號輸出質(zhì)量與SSN噪聲的仿真結(jié)果如圖5所示。圖5（a）和圖5（b）分別為4個傳統(tǒng)輸出端口同時翻轉(zhuǎn)時，SSN噪聲在信號輸出端與地線上的瞬態(tài)響應(yīng)，其幅度大小可達到1。5 V左右，嚴重影響了輸出信號的質(zhì)量，給地線帶入了嚴重的噪聲干擾。圖5（c）為新型與傳統(tǒng)型結(jié)構(gòu)在同時翻轉(zhuǎn)個數(shù)分別為

時間t/s（a）SSN噪聲在信號輸出端瞬態(tài)響應(yīng)

時間t/s（b）SSN噪聲在地線上的瞬態(tài)響應(yīng)

同時翻轉(zhuǎn)開關(guān)個數(shù)N（c）不同開關(guān)個數(shù)下的最大SSN噪聲幅度

圖5抗地彈效應(yīng)輸出電路仿真結(jié)果

Fig。5Resistance of round bounce simulation result

0，2，4，6，8，10時的最大SSN噪聲結(jié)果對比。相較于傳統(tǒng)型結(jié)構(gòu)，新型結(jié)構(gòu)的SSN噪聲減小30%以上。其中，當同時翻轉(zhuǎn)個數(shù)為4個時，新型結(jié)構(gòu)的最大SSN噪聲為0。819 V，相較傳統(tǒng)型減少了44。7%。

在不同測試條件下，不同架構(gòu)的結(jié)果不具備可比性。采用參考文獻所提出的電路結(jié)構(gòu)，在本文所給出的相同測試條件下，利用smic18mmrf工藝進行功耗延時積和SSN的模擬仿真，得到其仿真結(jié)果如表1所示。

表1參考文獻與本文設(shè)計方法性能對比

Tab。1Performance comparison

方法

功耗延時積（C=20 fF）

/ （ps·mW）

方法

SSN幅值/V

文獻＼[8＼]

82。2

文獻＼[9＼]

1。150

文獻＼[2＼]

110。7

文獻＼[10＼]

0。972

本文

95。6

本文

0。819

由表1可知，文獻＼[8＼]所提出的結(jié)構(gòu)在功耗延時綜合性能上最優(yōu)，但其結(jié)構(gòu)中包含電容，其面積高達885。53 μm2，因此，本文所采用結(jié)構(gòu)在較小面積的應(yīng)用中優(yōu)勢更大。綜上所述，本文所設(shè)計端口電路無論從功耗延時積還是從SSN方面都具備很大的優(yōu)勢。

將本文所設(shè)計電路應(yīng)用于輸出端口，在smic18mmrf工藝下流片得到的芯片頂層照片及4個端口同時翻轉(zhuǎn)時的信號輸出結(jié)果如圖6所示。

圖6流片結(jié)果照片及測試結(jié)果

Fig。6Photo of the layout and test result

由圖6（b）可知，本文設(shè)計電路信號輸出端沒有表現(xiàn)出明顯的SSN噪聲干擾。當外接3 nH接地電感，測試端口在2～10個同時翻轉(zhuǎn)時，接地電感上反應(yīng)出的SSN噪聲幅度如表2所示。與圖5（c）仿真結(jié)果相比，當翻轉(zhuǎn)個數(shù)分別為2，4，6個時所得的測試結(jié)果與仿真結(jié)果相近，隨著翻轉(zhuǎn)個數(shù)的增加，測試結(jié)果與仿真結(jié)果的偏差增大，這是由于測試電路中連線的寄生電感增大了等效接地電感，隨著翻轉(zhuǎn)個數(shù)增大，寄生電感的影響增大，但相較圖5（c）中傳統(tǒng)型的仿真結(jié)果，測試結(jié)果仍存在較大的改進。

表2端口SSN噪聲幅值測試結(jié)果

Tab。2SSN amplitude testing results

同時翻轉(zhuǎn)端口

個數(shù)

2

4

6

8

10

SSN幅值/V

0。63

0。91

1。14

1。34

1。39

4結(jié)論

本文通過對電平轉(zhuǎn)換單元與地彈效應(yīng)的原理分析，通過并聯(lián)加速上拉電路與采樣負反饋的方法，提出了一種快速電平轉(zhuǎn)換與低SSN噪聲的端口電路。該輸出電路在保持原有下拉延時的情況下，有效地抑制了地彈效應(yīng)并降低了電路的功耗。仿真結(jié)果表明，所設(shè)計電平轉(zhuǎn)換單元功耗延時積較傳統(tǒng)結(jié)構(gòu)減小5%～15%，SSN噪聲幅度減少30%以上，有效降低了端口的延時功耗積與SSN噪聲幅度。

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