李 煒,甘偉潮,屈明偉（桂林電子科技大學(xué),廣西 桂林 541004）

短波接收機(jī)數(shù)字下變頻器的濾波器設(shè)計

李 煒,甘偉潮,屈明偉
（桂林電子科技大學(xué),廣西 桂林 541004）

摘 要：數(shù)字下變頻與模擬下變頻類似，由乘法器、振蕩器以及低通濾波器（本接收機(jī)數(shù)字部分采用零中頻結(jié)構(gòu)，否則一般采用帶通濾波器）組成，兩者最大的區(qū)別在于數(shù)字下變頻器中的低通濾波器還帶有降低數(shù)據(jù)速率的功能，即對混頻后的信號進(jìn)行抽取。

關(guān)鍵詞：短波；變頻器；濾波器

短波接收機(jī)接收機(jī)頻道帶寬為250KHz，單邊帶寬為125KHz，根據(jù)奈奎斯特準(zhǔn)則，要無失真恢復(fù)一個頻道的信號，至少需要250KHz的采樣頻率。因此，將輸入DSP處理器的信號時鐘頻率設(shè)為500KHz是足夠的。由于經(jīng)ADC采樣后的數(shù)字中頻信號的時鐘頻率設(shè)為20MHz。若采用窗函數(shù)來設(shè)計單級抽取濾波器，不難求出所需的濾波器階數(shù)，在滿足抗混疊的情況下采用單級濾波器來實現(xiàn)抽取，至少需要1451階。單級濾波器看似容易實現(xiàn)，但對FPGA的資源占用將會非常大，難以實際應(yīng)用。解決這一問題通常的做法是采用多級濾波器級聯(lián)。

抽取過程的抗混疊濾波器的多級實現(xiàn)框圖如圖所示：

在本設(shè)計中，兩級抽取的抽取因子分別為D1＝10，D2＝4,。首先采用CIC濾波器來完成10倍抽取，得到的采樣率為。再采用兩個級聯(lián)的半帶濾波器來完成4倍抽取，得到的采樣率為。最后再經(jīng)過FIR濾波器嚴(yán)格控制通頻帶。下面著重介紹各個濾波器的設(shè)計。

1 CIC濾波器設(shè)計

CIC濾波器有三個重要指標(biāo)，即旁瓣抑制度，混疊頻帶衰減以及通帶內(nèi)平坦度。

單級CIC濾波器的第一旁瓣衰減僅為13.46dB，一般是很難滿足實用要求的。由可知，5級級聯(lián)的CIC濾波器第一旁瓣衰減可達(dá)67.3dB，對于接收機(jī)系統(tǒng)，是足夠的，許多芯片廠商提供的數(shù)字下變頻器件也都是采用了5級的CIC濾波器，例如HSP50214等。因此，在本系統(tǒng)中，采用5級級聯(lián)結(jié)構(gòu)。

由于頻道帶寬為250KHz，對于零中頻系統(tǒng)，CIC濾波器帶寬為它的一半，即125KHz，輸入時鐘速率為20MHz，且抽取因子為10，對于產(chǎn)生混疊的頻帶，濾波器的最小衰減為120.41dB。通帶內(nèi)的最大波動為0.279dB。

在Matlab中采用以上參數(shù)對CIC濾波器進(jìn)行建模驗證，得到如圖2的頻率特性。

從0到0.0125為通帶，，從0.1875到0.2125為混疊頻帶，表示第一旁瓣頻率?？梢娺@三個頻點處的衰減均與計算結(jié)果一致。

2 半帶濾波器設(shè)計

在本系統(tǒng)中，CIC濾波器輸出的時鐘頻率為2MHz，我們采用兩級級聯(lián)的半帶濾波器對其進(jìn)行4倍抽取。用凱撒窗設(shè)計濾波器，由于半帶濾波器的濾波器系數(shù)必須是奇數(shù)個，取大于N的最小偶數(shù)作為濾波器階數(shù)，即取12，取16。用Matlab對濾波器進(jìn)行建模后得到如下的幅頻特性：

由圖可見，濾波器的頻率特性是符合實際要求的。

3 FIR濾波器設(shè)計

在抽取環(huán)節(jié)之后加入FIR濾波器的主要作用是嚴(yán)格控制帶寬，減少噪聲干擾。因此要求過渡帶盡可能地窄，同時也要兼顧濾波器的級數(shù)不能太高，以免過多地占用FPGA資源。

FIR低通濾波器的帶寬應(yīng)與信號帶寬一致，即125KHz，時鐘速率為500KHz。我們利用海明窗進(jìn)行設(shè)計，取-6dB點為125KHz，階數(shù)為50階，在Matlab中建模得到如下幅頻特性。

有圖可見，該濾波器的過渡帶僅為18KHz，且通帶內(nèi)起伏很小，旁瓣的衰減也都達(dá)到了50dB以上，可較好地濾除帶外干擾信號及噪聲。

附：本文來自--桂林電子科技大學(xué)大學(xué)生創(chuàng)新性實驗項目：短波自適應(yīng)選頻控制器的設(shè)計