胡謹(jǐn)賢，王昆達(dá)，黎仁剛

(中國船舶重工集團(tuán)公司第723研究所，揚(yáng)州 225001)

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基于SerialLite2協(xié)議數(shù)據(jù)傳輸方案驗證

胡謹(jǐn)賢，王昆達(dá)，黎仁剛

(中國船舶重工集團(tuán)公司第723研究所，揚(yáng)州 225001)

采用SerialLite2協(xié)議與光纖傳輸相結(jié)合的方法對高速數(shù)據(jù)傳輸方案進(jìn)行驗證。通過實驗完成該協(xié)議對三種不同類型數(shù)據(jù)的傳輸驗證，驗證結(jié)果表明該方法在傳輸帶寬、線路誤碼率以及通道傳輸時延等方面能夠達(dá)到預(yù)先設(shè)計指標(biāo)，最后與Aurora協(xié)議進(jìn)行比較，為其在后續(xù)工程中的應(yīng)用奠定基礎(chǔ)。

高速數(shù)據(jù)傳輸；SerialLite2協(xié)議；Aurora協(xié)議

0 引 言

隨著數(shù)字接收機(jī)的瞬時帶寬不斷增大，系統(tǒng)接收的數(shù)據(jù)量呈幾何級數(shù)增長，傳統(tǒng)的數(shù)據(jù)傳輸方式已經(jīng)很難滿足不斷擴(kuò)大的數(shù)據(jù)規(guī)模對傳輸性能的要求[1]。高速串行收發(fā)器單路傳輸速率很高,所以可以允許很低的信噪比。由香農(nóng)公式可知:

C=W×log2(1+SNR)

(1)

式中:C為信道容量;W為傳輸信道帶寬;SNR為數(shù)據(jù)傳輸?shù)男旁氡取?/p>

當(dāng)信道容量一定時，帶寬W的增加可以允許鏈路較低的信噪比。 SerialLite2是Altera公司的第2代小型串行互聯(lián)協(xié)議，適用于多種芯片至芯片、電路板至電路板和背板應(yīng)用[2]。SerialLite2構(gòu)建在SerialLite協(xié)議之上，實現(xiàn)對單工、不對稱和廣播數(shù)據(jù)流的最佳支持。在Stratix4GX FPGA中，將性能范圍由622 Mbps擴(kuò)展至10.2 Gbps，邏輯占用平均降低了60%，實現(xiàn)了成本最低的串行互聯(lián)方案。其基本功能方面與Xilinx公司的Aurora協(xié)議類似，詳情參考文獻(xiàn)[2]、[3]。其典型功能連接方案如圖1所示。

圖1 SerialLite2連接功能方案

1 驗證方案設(shè)計

這里基于Serialite2協(xié)議完成數(shù)據(jù)傳輸，并通過現(xiàn)場可編程門陣列(FPGA)內(nèi)嵌邏輯分析儀Signaltap2、Transceiver Toolkit、示波器等手段去驗證數(shù)據(jù)傳輸?shù)男阅芘c正確性。FPGA采用Altera公司Stratix4 GX EP4SGX230KF40，光電轉(zhuǎn)換模塊采用的是4路收發(fā)器一體光模塊。驗證方案框圖如圖2所示，數(shù)據(jù)傳輸通道由3條異步單工鏈路組成，每條鏈路均工作在6.25 Gbps的流模式。因工作在非同源時鐘傳輸模式，設(shè)置發(fā)送端時鐘補(bǔ)償為100 ppm。每條鏈路分別發(fā)送不同種類的數(shù)據(jù)：鏈路1發(fā)送連續(xù)的16位計數(shù)值，該計數(shù)值由FPGA內(nèi)部的計數(shù)器產(chǎn)生，該鏈路主要完成傳輸時延的測定以及驗證連續(xù)數(shù)據(jù)流的傳輸質(zhì)量；鏈路2發(fā)送時序信號，時序信號是一個占空比為50%的矩形脈沖，主要驗證高速通道對時序信號的影響，即抖動與毛刺；鏈路3發(fā)送突發(fā)性報文數(shù)據(jù)。發(fā)送端數(shù)據(jù)產(chǎn)生器與接收端檢測器的工作時鐘均為250 MHz，由FPGA內(nèi)置鎖相環(huán)路(PLL)倍頻產(chǎn)生。SerialLite2核的內(nèi)部并行工作時鐘為312.5 MHz，所以在邏輯資源與核接口之間采用先進(jìn)先出(FIFO)完成時鐘域轉(zhuǎn)換。

圖2 SerialLite2連接功能方案

2 數(shù)據(jù)傳輸性能測試

前期的鏈路環(huán)境測試采用Quartus2的內(nèi)置插件Transceiver Toolkit完成，它主要完成線路誤碼率計算，同時還可以測繪接收端數(shù)據(jù)的眼圖，其功能與Xilinx公司的IBERT核相似。經(jīng)過分別對3條鏈路的環(huán)境測試，得到令人滿意的結(jié)果，在無需做均衡與預(yù)加重的情況下，3條鏈路的誤碼率均在10-12量級，滿足系統(tǒng)對高速數(shù)據(jù)傳輸?shù)囊蟆?/p>

鏈路1發(fā)送端FPGA1內(nèi)部設(shè)計1個16位的計數(shù)器作為數(shù)據(jù)發(fā)生模塊，與此同時接收端FPGA2內(nèi)部同樣有一個計數(shù)器用于比對所接收到的數(shù)據(jù)，如果所接收的數(shù)據(jù)無誤，2個計數(shù)器的差值應(yīng)該恒定。

采用Quartus2自帶的內(nèi)嵌邏輯分析儀SignalTap2對相關(guān)信號進(jìn)行抓取，結(jié)果如圖3所示，可以看到接收端2個計數(shù)器差值信號Delay_cnt值始終為24保持不變，這表明計數(shù)值被正確地接收。

由2片F(xiàn)PGA工作在非同源時鐘，需要采用單片自回環(huán)的方式測試線路延時，方法與Aurora協(xié)議的測試方法相同，這里只給出測試結(jié)果，SerialLite2協(xié)議的傳輸延遲為217 ns，其中收發(fā)器的時延為156 ns，收發(fā)兩端FIFO的總時延為51 ns，相比Aurora協(xié)議總延時略低。

圖3 鏈路1信號檢測結(jié)果

鏈路2主要完成時序保寬脈沖的傳輸測試。發(fā)送端SerialLite2的接口位寬同樣設(shè)置為16位，在數(shù)據(jù)的第16位與第1位插入2個占空比為50%的時序脈沖，中間14位均設(shè)置為0，即數(shù)據(jù)流將在8001與0000之間跳變。接收端SignalTap2抓取結(jié)果如圖4所示，接收端FIFO輸出的rx_fifo2_q信號正確運(yùn)行在預(yù)定數(shù)據(jù)之上，數(shù)據(jù)中并無雜散出現(xiàn)，證明線路傳輸過程中無誤碼出現(xiàn)。下面將接收到的脈沖數(shù)據(jù)由FPGA管腳引出，通過示波器觀察脈沖的邊沿抖動情況，得到如圖5所示的波形圖，從圖中可以看到脈沖的邊沿穩(wěn)定，不存在抖動情況，時序信號的頻率、幅度、峰峰值等特質(zhì)與發(fā)送端所測一致，證明了傳輸此線路的可靠性與穩(wěn)定性，圖中存在的尖峰是由于示波器未連同步地線造成的，與線路傳輸性能無關(guān)。

圖4 鏈路2信號檢測結(jié)果

圖5 示波器脈沖波形圖

鏈路3用于完成突發(fā)性報文的傳輸，與鏈路1不同的是信號并不是連續(xù)地發(fā)送，而是每隔80 ns發(fā)送1組16位的計數(shù)值，但是數(shù)據(jù)流的首尾分別添加報文頭FFFF與報文尾EEEE，數(shù)據(jù)流持續(xù)時間為400 ns，接收端SignalTap2抓取結(jié)果如圖6所示，從圖中可以看到數(shù)據(jù)在SeralLite2核的接收端口進(jìn)入，經(jīng)過FIFO將部分帶外數(shù)據(jù)濾除后，正確地恢復(fù)在FIFO的輸出端，驗證了鏈路能夠有效傳輸突發(fā)性的報文數(shù)據(jù)。

圖6 鏈路3信號檢測結(jié)果

綜合上面幾個實驗可得出:SerialLite2協(xié)議能夠在較短的延時內(nèi)有效地完成對連續(xù)數(shù)據(jù)流、時序信號、突發(fā)報文信號的有效傳輸并且能夠保證信號的傳輸質(zhì)量。

3 SerialLite2協(xié)議與Aurora協(xié)議性能比較

根據(jù)上述實驗得到的SerialLite2協(xié)議的性能，將其與Xilinx公司的Aurora協(xié)議相比較，

Aurora協(xié)議的具體性能請參考文獻(xiàn)[2]、[3]。

(1) 從調(diào)試的過程來看,Aurora協(xié)議需要準(zhǔn)確理解底層的協(xié)議構(gòu)建方式，這樣才能最大限度地發(fā)揮Aurora協(xié)議的效能[4]，但是SerialLite2協(xié)議的制定則可以完全通過IP的制定完成，該方面最能夠體現(xiàn)在單個收發(fā)器分別定制IP的問題上。

(2) 資源消耗方面,Aurora協(xié)議與SerialLite2協(xié)議同樣屬于輕量級協(xié)議，消耗的邏輯資源較少。

(3) 從協(xié)議基本功能上比較，兩者實現(xiàn)的功能基本相當(dāng)，都能夠支持流與幀2種數(shù)據(jù)傳輸模式，所支持的速率范圍也都隨著器件等級有相應(yīng)的變化；

(4) 在協(xié)議所支持的編碼方式方面，Aurora協(xié)議有明顯的優(yōu)勢,它能夠支持8b/10b、64b/66b、64b/67b的編碼方式，而SerialLite2協(xié)議只能夠支持8b/10b與數(shù)據(jù)加擾的編碼方式。

(5) 在線路傳輸延時方面，Aurora協(xié)議約為243ns，SerialLite2協(xié)議略低,約為180ns(測試條件均在單板自回環(huán)模式下，且包含收發(fā)兩端的FIFO時延)。

(6) 在糾錯機(jī)制方面，在幀模式下SerialLite2協(xié)議有錯誤重傳的功能，Aurora協(xié)議只能夠完成錯誤的檢測，并不包含錯誤重傳機(jī)制，但是兩者在流模式下相同，均不包含該功能；

(7) 在通道綁定方面，SerialLite2協(xié)議有著不可忽視的缺點，在單工異步傳輸模式下，鏈路只能采用訓(xùn)練模式完成同步，并且不能夠進(jìn)行通道綁定，這就限制了數(shù)據(jù)傳輸帶寬，Aurora協(xié)議則不存在上述缺點。

4 結(jié)束語

通過實驗對Altera公司的SerialLite2協(xié)議進(jìn)行驗證，實驗結(jié)果表明該協(xié)議能夠滿足對連續(xù)數(shù)據(jù)流、時序脈沖、間發(fā)性報文的正確傳輸，并測量出協(xié)議的傳輸延遲。最后將其與Xilinx公司的Aurora協(xié)議的性能進(jìn)行對比，為后續(xù)工程上的選擇提供了依據(jù)。

[1] 王長清,冀映輝,王維,蔡慧智.基于PCI-Express和Aurora協(xié)議高速光纖通信板卡的實現(xiàn)[J].微計算機(jī)應(yīng)用,2010,31(1):64-68.

[2] 候春雷,唐碧華,胡鶴飛，等.基于Aurora協(xié)議的MAC層幀結(jié)構(gòu)的設(shè)計與實現(xiàn)[J].中國科技論文在線，2010,5(1):58-61.

[3] 鄧焰,戎蒙恬.基于FPGA的3.125Gbit/s串行通道設(shè)計實驗[J].電子工程師,2004,30(11):16-18.

[4] 李林軍,王勇.基于Virtex-5的串行傳輸系統(tǒng)設(shè)計與驗證[J].電子設(shè)計應(yīng)用,2009,(12):43-45.

Validation of Data Transmission Scheme Based on SerialLite2 Protocol

HU Jin-xian,WANG Kun-da,LI Ren-gang

(The 723 Institute of CSIC,Yangzhou 225001,China)

This paper validates the high-speed data transmission scheme by using the method combining SerialLite2 protocol with optical fiber transmission,performs the transmission validation of the protocol to three various data through experiment.The validation result shows that the predesigned indexes can be achieved in the transmission bandwidth,bit error rate and channel transmission time delay by using the method.Finally the method is compared with Aurora protocol,which lays a foundation for its application to the subsequent engineering.

high-speed data transmission;SerialLite2 protocol;Aurora protocol

2014-11-11

TN971.1

A

CN32-1413(2015)02-0022-03

10.16426/j.cnki.jcdzdk.2015.02.007