田德永，黃維超

(1.貴州職業(yè)技術(shù)學(xué)院，貴陽(yáng)550000; 2.貴州大學(xué)大數(shù)據(jù)與信息工程學(xué)院，貴陽(yáng)550025)

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一種基于FLASH的混合式11位ADC設(shè)計(jì)*

田德永1*，黃維超2

(1.貴州職業(yè)技術(shù)學(xué)院，貴陽(yáng)550000; 2.貴州大學(xué)大數(shù)據(jù)與信息工程學(xué)院，貴陽(yáng)550025)

摘要:時(shí)域延遲線架構(gòu)ADC的非線性問(wèn)題，導(dǎo)致其無(wú)法達(dá)到較高的分辨率。針對(duì)該問(wèn)題，提出了一種將Flash和延遲線架構(gòu)相結(jié)合的新型低功耗11位ADC。該新型混合ADC架構(gòu)由兩個(gè)模塊構(gòu)成，分別為4位Flash ADC架構(gòu)和7位延遲線ADC架構(gòu)，因此同時(shí)具有Flash ADC和延遲線ADC的準(zhǔn)確性和高效性。采用CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process設(shè)計(jì)并繪制出混合式ADC版圖。實(shí)驗(yàn)測(cè)試結(jié)果顯示，在供應(yīng)電壓為1.1 V和采樣效率為100 Msample/s的條件下，混合式ADC產(chǎn)生的信噪失真比(SNDR)為60 dB，消耗功率為1.6 mW。在無(wú)需任何校準(zhǔn)技術(shù)的情況下，混合式ADC產(chǎn)生的品質(zhì)因數(shù)(FOM)為19.4 fJ/分級(jí)轉(zhuǎn)換。此外，利用不匹配的3σ設(shè)備進(jìn)行了蒙特卡羅試驗(yàn)，結(jié)果表明，SNDR值低于其ADC架構(gòu)。

關(guān)鍵詞:混合式ADC;延遲線架構(gòu); Flash;加減器

項(xiàng)目來(lái)源:貴州省教育廳自然科學(xué)研究項(xiàng)目(黔教合KY字(2013) 193)

模擬數(shù)字轉(zhuǎn)換器(ADC)的應(yīng)用非常廣泛，例如高清視頻系統(tǒng)、移動(dòng)通信裝置和局域網(wǎng)/廣域網(wǎng)設(shè)備。模擬數(shù)字轉(zhuǎn)換器具有高分辨率、高速度和低功耗的特點(diǎn)。然而，隨著集成電路制造工藝的不斷改善，帶有多方面復(fù)雜影響的深亞微米對(duì)模擬電路的縮放［1－2］產(chǎn)生了阻礙。在文獻(xiàn)里，人們已經(jīng)對(duì)各種應(yīng)用程序［3－4］中基于電壓的多種ADC進(jìn)行了廣泛研究，包括Flash ADC、SAR ADC。但是，隨著制造工藝的改善，在功率和速度方面，基于電壓的ADC不能像數(shù)字電路［5］一樣按比例縮放。Flash式ADC通常是利用小的特征尺寸以較高的采樣效率來(lái)降低功耗。然而，由于工藝的變化，在小型設(shè)備的組件間會(huì)出現(xiàn)不匹配的問(wèn)題。另外，SAR ADC需利用時(shí)間交錯(cuò)的技術(shù)才能得到較高的采樣效率。為得到較高的采樣效率，SAR ADC還需使用校準(zhǔn)技術(shù)來(lái)消除平行路徑中的不匹配問(wèn)題。因此，當(dāng)減少工藝特征時(shí)，基于電壓ADC就不能夠像數(shù)字電路一樣按比例縮放。

最近，由電壓－時(shí)間－數(shù)字和電壓－延遲線－數(shù)字兩種方法組成的時(shí)域模數(shù)轉(zhuǎn)換技術(shù)備受關(guān)注，特別是深亞微米技術(shù)［1－2，6］。電壓－時(shí)間－數(shù)字轉(zhuǎn)換方法是利用電壓－時(shí)間轉(zhuǎn)換器和時(shí)間－數(shù)字轉(zhuǎn)換器(TDC)將輸入的信號(hào)數(shù)字化。而電壓－延遲線－數(shù)字設(shè)計(jì)控制的是緩存器的延遲，而不是時(shí)間窗。將輸入電壓數(shù)字化的是(在一個(gè)固定的時(shí)間窗T內(nèi))信號(hào)通過(guò)的延時(shí)器。本文使用的延遲線ADC屬于一種電壓－延遲線－數(shù)字ADC，如圖1所示?？傮w來(lái)說(shuō)，時(shí)域ADC從制造工藝的改善中得到優(yōu)勢(shì)，因此，很輕易的就可得到［2－3］103MHz的采樣效率。然而，非線性仍舊是一個(gè)問(wèn)題，因此其分辨率很難超過(guò)具有100 MHz采樣效率的4 bit Flash式ADC。

圖1　電壓－延遲線－數(shù)字ADC的結(jié)構(gòu)圖

在本文，我們提出了一種新的低功耗11 bit混合式ADC架構(gòu)。在這種新的模數(shù)轉(zhuǎn)換器(ADC)架構(gòu)中，首先采用的是4 bit Flash ADC，然后是7位延遲線ADC。為了降低第1階段Flash ADC的用電量，采用節(jié)能技術(shù)將前置放大器的DC尾電流從(待機(jī)模式時(shí)的)工作電流47 μA偏置為5 μA。在第2階段，延遲線ADC中的延時(shí)器是一種雙輸入延時(shí)器(DIDC)且延遲線是一種調(diào)整過(guò)權(quán)值的DIDC鏈，在這個(gè)DIDC鏈中，從第2個(gè)延時(shí)器開(kāi)始對(duì)延遲線ADC的線性進(jìn)行改善可得到一個(gè)延遲常量。在無(wú)需任何校準(zhǔn)的情況下，延遲線ADC的SNR為28.7 dB，無(wú)雜散動(dòng)態(tài)范圍(SFDR)為29.0 dB。

在試驗(yàn)中，我們提出了采用工業(yè)化65 nm CMOS工藝模擬出的11 bit混合式ADC。在供應(yīng)電壓為1.1 V和采樣效率為100 Msample/s的條件下，混合式ADC產(chǎn)生的SNDR為60.0 dB，其消耗功率為1.6 mW，因此，混合式ADC可產(chǎn)生一個(gè)可與其他先進(jìn)的ADC相競(jìng)爭(zhēng)的FOM 19.4 f J/分級(jí)轉(zhuǎn)換。此外，針對(duì)SNDR評(píng)估，本文利用不匹配的3σ設(shè)備進(jìn)行了蒙特卡羅仿真試驗(yàn)，結(jié)果表明，SNDR值比58.5 dB稍好。因此可證明，本文提出的ADC分別承繼了Flash式ADC和延遲線ADC的準(zhǔn)確性和功率效率。這些優(yōu)勢(shì)為本文提出中ADC的可擴(kuò)展性提供了極大的支持，使其能夠在進(jìn)一步減少的制造工藝中表現(xiàn)出更好的性能和較低的功率。

2　提出的混合式ADC架構(gòu)

圖2顯示的是混合式ADC的原理圖，從原理圖中可以看出，先是進(jìn)行4 bit Flash ADC轉(zhuǎn)換，然后是7位延遲線ADC。在第1階段，4 bit Flash ADC將輸入值vin量化為4 bit數(shù)字值x1，然后4 bitDAC將x1轉(zhuǎn)換成模擬信號(hào)v1，因此有v1=x1=vin+e1。式中，e1指的是4 bitFlash ADC的量化噪聲。用d1表示對(duì)應(yīng)x1的數(shù)字輸出值，且d1∈{ 1，2，…，15}，從而有x1= d1/16×VFS和VFS= max(vin)－min(vin)。在第1和第2階段中，由開(kāi)關(guān)電容器電路實(shí)現(xiàn)的加減器得出Flash ADC的差值vr= vin－v1，然后將vr擴(kuò)大8倍。在第2階段，7 bit延遲線ADC首先接收到第1階段Flash ADC的擴(kuò)大差值，然后將量化為x2，再將x2除以8，最后將x1和組合，得到混合式ADC的輸出總值xout中。

圖2　混合式ADC的結(jié)構(gòu)

同時(shí)，x2是延遲線ADC的量化值，并不是在給定的時(shí)間T內(nèi)信號(hào)通過(guò)延時(shí)器的數(shù)量x2和NT之間的關(guān)系為:

式中: m = NT(max (vin) )－NT(min (vin) )，VFS= max(vin)－min(vin)。因此，我們可以得出:

為了簡(jiǎn)單且易于實(shí)現(xiàn)，我們需將數(shù)字總輸出值dout簡(jiǎn)化為(m+1) d1+NT。在仿真模擬中，值得注意的是m=41。

3　混合式ADC中噪聲分析

為了給出混合式ADC的噪聲形成過(guò)程，我們只考慮在第2階段延遲線ADC中引入的第3次諧波失真。由于圖3中顯示的延遲線ADC中的第3次諧波失真降低了總分辨率，同時(shí)其他的分辨率也在本地噪聲以下。因此，為了簡(jiǎn)化分析，我們假定在延遲線ADC上沒(méi)有增益誤差及混合式ADC的組件都是完好的。因此，可將延遲線ADC的量化值x2簡(jiǎn)化如下:

圖3　7位延遲線ADC的頻譜

值得注意的是，在微分電路中，我們很輕易地取消諧波失真的平穩(wěn)條件。在圖2中，我們已經(jīng)知道延遲線ADC的輸出值v'in=－8e1。因此量化值x2可以寫(xiě)成如下:

于是，可得出輸出總值xout，如下所示:

式中: HD3=1/(4b3) =－29 dB。因此，我們可以得到在輸出值xout中的兩個(gè)噪聲源:和 NS2=e2/8。假定兩個(gè)ADC的量化噪聲的分布是均勻的，因此，可得出NS1和NS2的功率PNS和PNS:

4　方案具體設(shè)計(jì)

混合式ADC基本的組成構(gòu)件包括一個(gè)簡(jiǎn)單的保持(S/H)電路、一個(gè)4 bit的Flash ADC、一個(gè)4 bit DAC、一個(gè)加減器和一個(gè)延遲線ADC。在下一小節(jié)中將會(huì)對(duì)這些組成構(gòu)件一一進(jìn)行描述。

圖4　本文提出的混合式ADC時(shí)序圖

4.1 S/H電路

圖5顯示的是自舉開(kāi)關(guān)［7－8］的簡(jiǎn)圖。在每次轉(zhuǎn)換循環(huán)剛開(kāi)始時(shí)，自舉開(kāi)關(guān)會(huì)追蹤輸入信號(hào)，而在關(guān)掉自舉開(kāi)關(guān)時(shí)，自舉開(kāi)關(guān)則會(huì)保留這一信號(hào)值。在追蹤期間，自舉電容器應(yīng)確保采樣晶體管的柵源電壓是供應(yīng)電壓(VDD)且供應(yīng)電壓能夠以最小值保護(hù)自舉開(kāi)關(guān)的導(dǎo)通電阻，以便對(duì)開(kāi)關(guān)的線性進(jìn)行改善。

圖5　自舉開(kāi)關(guān)

4.24 bit Flash ADC和4 bit DAC

在混合式ADC的第1階段使用4 bit Flash ADC將輸入值數(shù)字化，然后使用4 bit DAC將數(shù)字化的值轉(zhuǎn)換成模擬信號(hào)。4 bit Flash式ADC由15個(gè)比較器組成，每個(gè)比較器將對(duì)輸入值和基準(zhǔn)電壓進(jìn)行比較。圖6顯示的是比較器的原理圖。首先，將輸入信號(hào)預(yù)擴(kuò)大，然后利用再生鎖存器對(duì)輸入值和基準(zhǔn)電壓進(jìn)行比較。最后，D型鎖存器將存儲(chǔ)比較的結(jié)果。前置放大器的增益約為20 dB，這種增益可以降低鎖存器的輸入?yún)⒖枷辔徊畈p弱鎖存器發(fā)出的反饋噪聲。為了降低前置放大器的功率，需將前置放大器的DC尾電流偏置在47 μA，并在再生鎖存器運(yùn)行后，將偏置電壓Vbias設(shè)置為250 mV，這樣可以顯著地將尾電流降低到5 μA。為了確保前置放大器能夠正常運(yùn)行，在鎖存器開(kāi)始運(yùn)行之前需將Vbias恢復(fù)到時(shí)間為3.1 μs時(shí)的標(biāo)準(zhǔn)電壓。值得注意的是，由于Vbias需要很長(zhǎng)時(shí)間才能從0mV恢復(fù)為標(biāo)準(zhǔn)電壓，且當(dāng)把Vbias偏置到250 mV時(shí)，尾電流就會(huì)大大地降低，因此在鎖存器未運(yùn)行時(shí)需將Vbias設(shè)置為250 mV，而不是0 mV。

圖6　比較器的原理圖

此外，當(dāng)Clk很高時(shí)，再生鎖存器就會(huì)對(duì)從前置放大器得出的兩個(gè)輸出值進(jìn)行比較，并根據(jù)比較結(jié)果將其中一個(gè)值增大，另一個(gè)值減小。當(dāng)Clk很低時(shí)，D型鎖存器就會(huì)儲(chǔ)存這一比較結(jié)果，同時(shí)重新將再生鎖存器的輸出值設(shè)置到很高。在4 bit Flash ADC生成溫度計(jì)碼T＜15: 1＞后，4 bit DAC就會(huì)根據(jù)兩個(gè)鄰近的節(jié)點(diǎn)將溫度計(jì)碼T＜15: 1＞轉(zhuǎn)換成相應(yīng)的模擬值(如圖7左側(cè)顯示)，然后將模擬值作為輸入值輸入加減器(如圖7右側(cè)顯示)。

4.3加減器

圖7右側(cè)顯示的是加減器。加減器屬于一個(gè)開(kāi)關(guān)電容器電路且其輸入值是抽樣的輸入信號(hào)vin和DAC值。在開(kāi)始進(jìn)行轉(zhuǎn)換時(shí)，加減器會(huì)抽出樣本vin。在時(shí)，加減器將vin與DAC值之間的差值擴(kuò)大8倍并將擴(kuò)大后的輸出值應(yīng)用到第2階段。需注意的是，CS/Cf=8。

圖8顯示的是運(yùn)算放大器(OPAMP)。運(yùn)算放大器是應(yīng)用在加減器上的兩階段的折疊式共源共柵放大器。對(duì)于運(yùn)算放大器，將共模電壓的輸入值和輸出值設(shè)置為0.55V，那么OPAMP的差分輸入就是PMOS，此時(shí)第2階段的輸出值是NMOS。由于NMOS的轉(zhuǎn)移頻率很高，它能夠允許OPAMP的第2級(jí)從第1級(jí)處進(jìn)一步提高OPAMP的穩(wěn)定性，同時(shí)也會(huì)使用一個(gè)密勒補(bǔ)償電容器來(lái)幫助提高OPAMP的穩(wěn)定性。仿真模擬結(jié)果發(fā)現(xiàn)，在整個(gè)輸入范圍內(nèi)，DC大約增益60 dB;封閉環(huán)路帶寬和相位裕度分別為192 MHz和76°; OPAMP消耗的DC功率大約為264 μW。

圖7　4 bit DAC和加減器

圖8　加減器中的運(yùn)算放大器

4.4延遲線ADC

在本節(jié)中，我們介紹混合式ADC架構(gòu)中第2階段的延遲線ADC。延時(shí)器是延遲線ADC的核心，它決定著延遲線ADC的速度和分辨率。在本文中，我們所使用的延時(shí)器指的是雙輸入延時(shí)器(DIDC)，延遲線指的是調(diào)整過(guò)權(quán)值的DIDC鏈［9］。在DIDC鏈中，從第2個(gè)延時(shí)器開(kāi)始我們可以得到一個(gè)可改善延遲線線型的延遲常量。圖9顯示的是DIDC的原理圖和調(diào)整過(guò)權(quán)值的DIDC鏈。在無(wú)需任何校準(zhǔn)技術(shù)的條件下，在仿真模擬結(jié)果(如圖3所示)中，SNDR為28.7 dB，采樣效率為312.5 MHz。

圖9　DIDC和調(diào)整過(guò)權(quán)值的DIDC鏈

圖10　混合架構(gòu)的11 bit ADC版圖

5　測(cè)試結(jié)果

5.1版圖設(shè)計(jì)

本文芯片采用工業(yè)化的CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process工藝進(jìn)行加工，設(shè)計(jì)出了基于4位Flash ADC和7位延遲線ADC的混合式ADC，根據(jù)設(shè)計(jì)的架構(gòu)進(jìn)行布線，采用3層金屬工藝，布線金屬為鋁，大小為200 μm×430 μm。

表1是對(duì)實(shí)驗(yàn)測(cè)試結(jié)果的總結(jié)。圖11顯示的是微分非線性(DNL)和積分非線性(INL)測(cè)試結(jié)果，其中，DNL和INL的范圍分別為0.47/－0.2LSB 和0.52/－0.6LSB。高頻模擬需借助于正弦波輸入(43 MHz)才能完成。圖12(a)顯示的是測(cè)試結(jié)果的頻譜，其中，信噪失真比(SNDR)和無(wú)雜散動(dòng)態(tài)范圍(SFDR)分別為60.0 dB和66.9 dB，同時(shí)，由SNDR和SFDR得出的有效位數(shù)(ENOB)為9.67 bit。

表1　混合式ADC的性能參數(shù)

圖11　(a) DNL測(cè)試結(jié)果　圖11 (b) INL測(cè)試結(jié)果

圖12　測(cè)得的頻譜與驗(yàn)測(cè)結(jié)果

表2顯示的是本文提出的混合式ADC與其他先進(jìn)的ADC［6－11］的性能比較結(jié)果。從表中可以看出，在采樣效率為100 Msample/s和供應(yīng)電壓為1.1 V的條件下，混合式ADC的品質(zhì)因數(shù)(FOM)為19.4 fJ/分級(jí)轉(zhuǎn)換。這表明混合式ADC能夠得到一個(gè)與其他先進(jìn)的ADC相競(jìng)爭(zhēng)的FOM。此外，針對(duì)SNDR評(píng)估，本文利用不匹配的3σ設(shè)備進(jìn)行了蒙特卡羅驗(yàn)證測(cè)試［12］，其試驗(yàn)結(jié)果在圖12(b)中顯示。同時(shí)還發(fā)現(xiàn)，當(dāng)使用正弦波(43 MHz)時(shí)，SNDR比58.5 dB稍好。

表2　最先進(jìn)的數(shù)字轉(zhuǎn)換器間的性能對(duì)比

6　結(jié)論

在本文中，我們提出了一種新的低功耗的11 bit混合式ADC，它由4 bit Flash ADC和7 bit延遲線ADC組成，采用CHARTERED 65 nm Dual Gate Mixed Signal CMOS Process繪制出來(lái)設(shè)計(jì)的ADC版圖，實(shí)驗(yàn)測(cè)試結(jié)果顯示混合式ADC能夠產(chǎn)生一個(gè)與其他先進(jìn)的ADC相競(jìng)爭(zhēng)的品質(zhì)因數(shù)(19.4 fJ/分級(jí)轉(zhuǎn)換)。同時(shí)，混合式ADC承繼了Flash ADC和延遲線ADC的優(yōu)勢(shì)，如準(zhǔn)確性和高效性。這些優(yōu)勢(shì)能夠大大提高混合式ADC的可擴(kuò)展性并支持其在進(jìn)一步減少的制造工藝中表現(xiàn)出良好的性能。

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田德永(1978－)，男，侗族，貴州天柱人，碩士，實(shí)驗(yàn)師，主要研究方向?yàn)榭刂婆c測(cè)量，電路與系統(tǒng)，tiandeyonggz@ 163.com;

黃維超(1980－)，男，漢族，貴州遵義人，博士研究生，研究方向?yàn)槲㈦娮蛹夹g(shù)，信號(hào)處理。

Design of Interface Circuit for High Speed ADC Based on EV10AQ190*

XIAO Hanbo*
(Institute of Electronic Engineering，China Academy of Engineering Physics，Mianyang Sichuan 621900，China)

Abstract:Based on the application of EV10AQ190，a design scheme for high speed ADC interface circuit is presented.Firstly，the technical characteristics of EV10AQ190 are briefly introduced.Secondly，F(xiàn)PGA CHIPSYNC and multi-channel calibration are emphasized as two key technological points.Finally，the results of experiments and hardware debugging are shown，which have verified that this ADC interface circuit can be capable of working stably at a frequency higher than 4 GHz.This solution has been utilized in the design of a wide-banded radar echo simulator.Key words: high speed ADC; EV10AQ190; CHIPSYNC; multi-channel calibration; FPGA

中圖分類(lèi)號(hào):TN43

文獻(xiàn)標(biāo)識(shí)碼:A

文章編號(hào):1005－9490(2015) 03－0562－07

收稿日期:2014－06－14修改日期: 2014－07－11

doi:EEACC: 1265; 1290B10.3969/j.issn.1005－9490.2015.03.019