張迪+李寶霞+張童龍+虞國(guó)良+李晨+汪柳平+于中堯+萬(wàn)里兮

摘 要： 高速信號(hào)在傳輸?shù)倪^程中將遇到信號(hào)完整性的問題的困擾，尤其當(dāng)信號(hào)速率超過10 Gb/s時(shí)，當(dāng)傳輸結(jié)構(gòu)發(fā)生變化的時(shí)候，在導(dǎo)體之間傳輸?shù)膱?chǎng)將發(fā)生變化，傳輸過程的阻抗將發(fā)生變化。通過對(duì)傳輸結(jié)構(gòu)變化的地方進(jìn)行修正，可以對(duì)阻抗變化進(jìn)行一定的補(bǔ)償，減小結(jié)構(gòu)變化處帶來(lái)的信號(hào)反射，減小信號(hào)傳輸損耗，最終整個(gè)測(cè)試板在40 GHz時(shí)仿真損耗僅為1.1 dB，并通過兩個(gè)測(cè)試結(jié)構(gòu)對(duì)接進(jìn)行了S參數(shù)和眼圖的測(cè)試評(píng)估。

關(guān)鍵詞： 阻抗匹配； 插損； 回?fù)p； TDR； 測(cè)試結(jié)構(gòu)； 信號(hào)完整性

中圖分類號(hào)： TN964?34 文獻(xiàn)標(biāo)識(shí)碼： A 文章編號(hào)： 1004?373X（2014）16?0127?04

Design of test structure for 40 GHz DC

ZHANG Di1， 2， LI Bao?xia1， 2， ZHANG Tong?long3， YU guo?liang3， LI Chen3， WANG Liu?ping1， 2， YU Zhong?yao1， 2， WAN Li?xi1

（1. Institute of Microelectronics， Chinese Academy of Sciences， Beijing 100029， China；

2. National Center for Advanced Packaging （NCAP China）， Wuxi 214135， China； 3. Nantong Fujitsu Microelectronics Co.， Ltd， Nantong 226006， China）

Abstract： High speed signal will meet the problems of signal integrity in the transmission process， especially for the signals with the speed more than 10 Gbps. When the transmission structure changes， the field between the conductors will change accordingly， and so will the transmission impedance. By amending the place where the transmission structure changes， the impendence can be compensated， the signal reflection from the place can be decreased， and then the signal loss will be minimized. The simulation transmission loss of the test board is only 1.1dB at 40 GHz. After two test boards connected together face?to?face， S parameters and eye?diagrams were measured for evaluation.

Keywords： impendence matching； insertion loss； return loss； TDR； test structure； signal integrity

0 引 言

信號(hào)完整性（Signal Integrity，SI）是電路系統(tǒng)中信號(hào)的質(zhì)量及信號(hào)在傳輸后仍保持在允許的誤差范圍內(nèi)的功能特征[1]，尤其隨著集成電路和系統(tǒng)朝著大數(shù)據(jù)，云計(jì)算，高性能等方向的發(fā)展，對(duì)于信號(hào)的傳輸速度有了越來(lái)越高的要求，芯片的速度也越來(lái)越高，尤其是光通信和光互聯(lián)的應(yīng)用，更是讓信號(hào)速度的傳輸進(jìn)一步提高，使得信號(hào)完整性面臨更嚴(yán)峻的考驗(yàn)[2]，同時(shí)，高速度的芯片和光通信芯片給傳統(tǒng)的測(cè)試平臺(tái)帶來(lái)了考驗(yàn)，尤其是有需要進(jìn)行光對(duì)準(zhǔn)的光通信芯片，帶探針的VNA和眼圖測(cè)試更是無(wú)法滿足要求，本文研究了一種通用的測(cè)試結(jié)構(gòu)，測(cè)試頻率可以高達(dá)40 GHz，通過將芯片wirebond到測(cè)試結(jié)構(gòu)上，可以使測(cè)試操作簡(jiǎn)單，減小誤差，保證信號(hào)損耗控制在一定范圍內(nèi)，保證信號(hào)的測(cè)量結(jié)果準(zhǔn)確可靠。

1 傳輸線的阻抗理論和最小損耗理論

1.1 反射系數(shù)

信號(hào)沿著傳輸線傳輸?shù)臅r(shí)候，其路徑上的每一步都有相應(yīng)的瞬態(tài)阻抗。無(wú)論什么原因使瞬態(tài)阻抗發(fā)生了變化，部分信號(hào)都將沿著與原傳播方向相反的方向反射，而另一部分繼續(xù)傳播，但幅度有所改變[3]。

反射的信號(hào)量由瞬態(tài)阻抗的變化量決定，如圖1所示，如果第一區(qū)域的瞬態(tài)阻抗是Z1，第二個(gè)區(qū)域是Z2，則反射信號(hào)和入射信號(hào)的幅度比[4]是：

[VreflectedVincident=Z2-Z1Z2+Z1=Γ] （1）

式中：[Vreflected]表示反射電壓；[Vincident]表示入射電壓；[Z1]表示信號(hào)最初所在區(qū)域的瞬態(tài)阻抗；[Z2]表示進(jìn)入?yún)^(qū)域2的瞬態(tài)阻抗；[Γ]表示反射系數(shù)，兩個(gè)區(qū)域阻抗差別越大，反射信號(hào)量就越大[5]。

圖1 傳輸過程中的阻抗變化

1.2 傳輸線小反射理論[6]

如圖2所示，當(dāng)信號(hào)傳輸過程中遇到單節(jié)變換器的時(shí)候，局部反射和傳輸系數(shù)是：

[Γ1=Z2-Z1Z2+Z1] （2）

[Γ1=-Γ2] （3）

[Γ3=ZL-Z2ZL+Z2] （4）

[T21=1+Γ1=2Z2Z1+Z2] （5）

[T12=1+Γ2=2Z1Z1+Z2] （6）

圖2 單節(jié)阻抗變化過程中的反射和傳輸系數(shù)

把總的反射看成是無(wú)限多項(xiàng)的局部反射和傳輸系數(shù)的和（見圖3），如下式表示：

[Γ=Γ1+T12T21Γ3e-2jθ+T12T21Γ23Γ2e-4jθ+… =Γ1+T12T21Γ3e-2jθn=0∞Γn2Γn3e-2jθ] （7）

圖3 單節(jié)阻抗變化過程中的局部反射和傳輸

利用幾何級(jí)數(shù)[n=0∞xn=11-x]和式（2）～式（6），最后得出：

[Γ=Γ1+Γ3e-2jθ1+Γ1Γ3e-2jθ] （8）

若阻抗Z1，Z2之間以及Z2，ZL之間的不連續(xù)性很小，則有[Γ1Γ3]<<1，所以式（8）可以表示成：

[Γ=Γ1+Γ3e-2jθ] （9）

從式（8）可以看出總反射主要來(lái)自初始的Z1和Z2之間的不連續(xù)性的反射以及第一個(gè)Z2和ZL之間的不連續(xù)性的反射。e?2jθ是入射波在傳輸線上前后行進(jìn)時(shí)產(chǎn)生的相位延遲引起的[7]。

2 板上走線和高頻接頭處的阻抗匹配設(shè)計(jì)

為使測(cè)試板在高頻的時(shí)候損耗近可能的小，測(cè)試板的走線的長(zhǎng)度應(yīng)該盡可能的小，為了使測(cè)量固定更方便，測(cè)試板選擇在一端接上K頭。芯片的焊盤間距為100 μm，芯片通過wirebond連接到測(cè)試板，為了減小wirebond的長(zhǎng)度從而減小這部分wirebond帶來(lái)的損耗，測(cè)試板的板材為ROGERS4350B，經(jīng)過計(jì)算，另一端設(shè)計(jì)成寬70 μm，間距為30 μm的阻抗為50 Ω的GSGSG結(jié)構(gòu)，如圖4所示。整個(gè)結(jié)構(gòu)的損耗由兩部分引起，一部分是高頻K頭與板子連接部分的損耗，另一部分是板子上走線的不規(guī)則性引起的阻抗失配。

圖4 測(cè)試板模型

2.1 高頻K頭連接器的優(yōu)化

將K頭（如圖5所示）連接到測(cè)試板上，因?yàn)榻Y(jié)構(gòu)的變化引起阻抗的變化，使波從連接器傳到測(cè)試板的時(shí)候發(fā)生了反射，為了減小反射，需要對(duì)走線進(jìn)行一定的阻抗匹配和補(bǔ)償，使得阻抗突變減小[8]。

圖5 高頻連接器

連接器的連接模型如圖6所示，連接器連接端測(cè)試板上的走線是共面波導(dǎo)形式，為了防止波向板子內(nèi)部傳輸，引起諧振，在信號(hào)線兩邊的地上打上過孔，過孔之間的距離小于[14]波長(zhǎng)[9]。

為了減小連接器和板子連接處的損耗，連接器的連接頭處（圖6中標(biāo)注1所示）與板子的連接處仿真了寬度分別為1 000 μm，880 μm，600 μm和300 μm四種結(jié)構(gòu)如圖7所示，仿真結(jié)果如圖8所示。

連接器的地的兩段（見圖5中的2和3標(biāo)注的位置）有高的壁壘，引入了寄生電容，這種寄生電容使傳輸過程中的阻抗有所減小[10]，為了補(bǔ)償這種減小，對(duì)測(cè)試板上的傳輸線的寬度進(jìn)行了一定的修正（見圖9），并進(jìn)行仿真來(lái)看TDR的變化，如圖10所示。

圖6 連接器與板子連接模型

圖7 連接頭處的四種線寬

圖8 四種結(jié)構(gòu)的TDR仿真結(jié)果

圖9 對(duì)測(cè)試板上的傳輸線寬度進(jìn)行修正

從仿真結(jié)果可以看出，減小線的寬度減小了傳輸線的寄生電容，提高了特征阻抗，減小損耗。

圖10 三種結(jié)構(gòu)的TDR仿真結(jié)果

2.2 線的寬度的阻抗設(shè)計(jì)

測(cè)試板的走線從一端的寬70 μm到另一端的寬800 μm，走線的寬度變化肯定會(huì)引起阻抗的變化，由1.2中分析可知阻抗的變化會(huì)引起信號(hào)的反射，增大了傳輸?shù)膿p耗；最小反射理論可知，在阻抗微小變化的時(shí)候，結(jié)構(gòu)的反射系數(shù)主要跟起始的反射系數(shù)和最終的反射系數(shù)有關(guān)，為了減小這種損耗，測(cè)試板在走線設(shè)計(jì)的過程中采用漸變線的方式來(lái)控制阻抗，使得整條線的阻抗大約為50 Ω，設(shè)計(jì)了三種結(jié)構(gòu)，如圖11所示，其中S，M，L表示的漸變線的長(zhǎng)度依次增加。

圖11 三種線型結(jié)構(gòu)

三種結(jié)構(gòu)的漸變線的長(zhǎng)度不同，從而引進(jìn)的損耗不同，對(duì)三種結(jié)構(gòu)分別進(jìn)行了仿真，結(jié)果如圖12所示。

圖12 S，M，L三種結(jié)構(gòu)的仿真結(jié)果

從仿真結(jié)果可以看出，漸變線長(zhǎng)度適中的結(jié)構(gòu)損耗最小，漸變線短的結(jié)構(gòu)阻抗波動(dòng)比較大，損耗比較大，漸變線長(zhǎng)的結(jié)構(gòu)漸變過程比較長(zhǎng)，版圖設(shè)計(jì)過程中引入的誤差比較大，損耗比較大。

綜合上述結(jié)果，選擇漸變線適中的走線結(jié)構(gòu)，并在高頻連接器的接頭和走線部分進(jìn)行了一定的修正，來(lái)減小整個(gè)測(cè)試板結(jié)構(gòu)的損耗。將上面三種修正完成的結(jié)構(gòu)組成一個(gè)結(jié)構(gòu)，并將整個(gè)結(jié)構(gòu)進(jìn)行仿真，得到的結(jié)果如圖13所示。

圖13 測(cè)試板結(jié)構(gòu)仿真結(jié)果

從仿真結(jié)果可看出，當(dāng)?shù)竭_(dá)40 GHz的時(shí)候，回波損耗控制在-15 dB之下，插入損耗控制在-1.2 dB之內(nèi)，高速測(cè)量的時(shí)候給測(cè)量帶來(lái)的誤差比較小，可以保證測(cè)量結(jié)果的準(zhǔn)確性。

3 測(cè)試結(jié)果

測(cè)試板制作之后，為了檢驗(yàn)測(cè)試板的損耗，更加方便的測(cè)量測(cè)試板的損耗，驗(yàn)證仿真結(jié)果是否可信，將兩個(gè)測(cè)試板線寬比較小的一端相對(duì)，并通過wirebond線進(jìn)行連接（見圖14），兩端分別是差分線的高頻連接器，這種結(jié)構(gòu)的總體損耗包括原來(lái)仿真結(jié)構(gòu)的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個(gè)測(cè)試板，這種結(jié)構(gòu)的損耗要大很多。分別用矢網(wǎng)和誤碼儀測(cè)量整個(gè)測(cè)試板的S參數(shù)和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測(cè)試板測(cè)試結(jié)構(gòu)

圖15 測(cè)試結(jié)構(gòu)的插損和回?fù)p

圖16 測(cè)試的眼圖

由以上測(cè)試結(jié)果，可以看到總的結(jié)構(gòu)的插入損耗基本上控制在了6 dB以內(nèi)，回?fù)軗p耗控制在10 dB左右，考慮到整體結(jié)構(gòu)不但是兩個(gè)測(cè)試板的損耗，而且引入了wirebond線的損耗，所以這個(gè)結(jié)果可以和測(cè)試板的仿真結(jié)果相比擬，從眼圖反映的情況可以看出，測(cè)試板不會(huì)給芯片信號(hào)的測(cè)量引入很大的誤差，可以滿足芯片測(cè)量的基本要求。

4 結(jié) 語(yǔ)

筆者設(shè)計(jì)了一款用于DC到40 GHz的測(cè)試板，通過補(bǔ)償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個(gè)測(cè)試結(jié)構(gòu)的仿真損耗在40 GHz時(shí)僅為1.1 dB，并通過兩個(gè)測(cè)試結(jié)構(gòu)對(duì)接進(jìn)行了測(cè)試板的性能評(píng)估，保證了測(cè)試結(jié)構(gòu)用于測(cè)試高速芯片和光通信芯片的時(shí)候的可靠性和準(zhǔn)確性。

參考文獻(xiàn)

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[9] ZHANG Yao?jiang. Systematic microwave network analysis for multilayer printed circuit boards with vias and decoupling capacitors [J]. IEEE Transactions on Electromagnetic Compatibility， 2010， 52（2）： 401?409.

[10] 肖然.高速連接器的仿真分析及優(yōu)化[D].北京：北京郵電大學(xué)，2013.

3 測(cè)試結(jié)果

測(cè)試板制作之后，為了檢驗(yàn)測(cè)試板的損耗，更加方便的測(cè)量測(cè)試板的損耗，驗(yàn)證仿真結(jié)果是否可信，將兩個(gè)測(cè)試板線寬比較小的一端相對(duì)，并通過wirebond線進(jìn)行連接（見圖14），兩端分別是差分線的高頻連接器，這種結(jié)構(gòu)的總體損耗包括原來(lái)仿真結(jié)構(gòu)的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個(gè)測(cè)試板，這種結(jié)構(gòu)的損耗要大很多。分別用矢網(wǎng)和誤碼儀測(cè)量整個(gè)測(cè)試板的S參數(shù)和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測(cè)試板測(cè)試結(jié)構(gòu)

圖15 測(cè)試結(jié)構(gòu)的插損和回?fù)p

圖16 測(cè)試的眼圖

由以上測(cè)試結(jié)果，可以看到總的結(jié)構(gòu)的插入損耗基本上控制在了6 dB以內(nèi)，回?fù)軗p耗控制在10 dB左右，考慮到整體結(jié)構(gòu)不但是兩個(gè)測(cè)試板的損耗，而且引入了wirebond線的損耗，所以這個(gè)結(jié)果可以和測(cè)試板的仿真結(jié)果相比擬，從眼圖反映的情況可以看出，測(cè)試板不會(huì)給芯片信號(hào)的測(cè)量引入很大的誤差，可以滿足芯片測(cè)量的基本要求。

4 結(jié) 語(yǔ)

筆者設(shè)計(jì)了一款用于DC到40 GHz的測(cè)試板，通過補(bǔ)償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個(gè)測(cè)試結(jié)構(gòu)的仿真損耗在40 GHz時(shí)僅為1.1 dB，并通過兩個(gè)測(cè)試結(jié)構(gòu)對(duì)接進(jìn)行了測(cè)試板的性能評(píng)估，保證了測(cè)試結(jié)構(gòu)用于測(cè)試高速芯片和光通信芯片的時(shí)候的可靠性和準(zhǔn)確性。

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3 測(cè)試結(jié)果

測(cè)試板制作之后，為了檢驗(yàn)測(cè)試板的損耗，更加方便的測(cè)量測(cè)試板的損耗，驗(yàn)證仿真結(jié)果是否可信，將兩個(gè)測(cè)試板線寬比較小的一端相對(duì)，并通過wirebond線進(jìn)行連接（見圖14），兩端分別是差分線的高頻連接器，這種結(jié)構(gòu)的總體損耗包括原來(lái)仿真結(jié)構(gòu)的損耗的兩倍，而且添加了wirebond線的損耗，相比仿真的單個(gè)測(cè)試板，這種結(jié)構(gòu)的損耗要大很多。分別用矢網(wǎng)和誤碼儀測(cè)量整個(gè)測(cè)試板的S參數(shù)和眼圖，得到插損和眼圖，如圖15，圖16所示。

圖14 測(cè)試板測(cè)試結(jié)構(gòu)

圖15 測(cè)試結(jié)構(gòu)的插損和回?fù)p

圖16 測(cè)試的眼圖

由以上測(cè)試結(jié)果，可以看到總的結(jié)構(gòu)的插入損耗基本上控制在了6 dB以內(nèi)，回?fù)軗p耗控制在10 dB左右，考慮到整體結(jié)構(gòu)不但是兩個(gè)測(cè)試板的損耗，而且引入了wirebond線的損耗，所以這個(gè)結(jié)果可以和測(cè)試板的仿真結(jié)果相比擬，從眼圖反映的情況可以看出，測(cè)試板不會(huì)給芯片信號(hào)的測(cè)量引入很大的誤差，可以滿足芯片測(cè)量的基本要求。

4 結(jié) 語(yǔ)

筆者設(shè)計(jì)了一款用于DC到40 GHz的測(cè)試板，通過補(bǔ)償阻抗，修正高頻連接器的板上連接處，通過漸變走線減小了走線的線型變化的過程中的阻抗失配，減小損耗，使得整個(gè)測(cè)試結(jié)構(gòu)的仿真損耗在40 GHz時(shí)僅為1.1 dB，并通過兩個(gè)測(cè)試結(jié)構(gòu)對(duì)接進(jìn)行了測(cè)試板的性能評(píng)估，保證了測(cè)試結(jié)構(gòu)用于測(cè)試高速芯片和光通信芯片的時(shí)候的可靠性和準(zhǔn)確性。

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