景 鑫,莊奕琪,湯華蓮,張 麗,杜永乾

(西安電子科技大學寬禁帶半導體材料與器件教育部重點實驗室,陜西西安 710071)

一種新型雙通道MOS開關柵壓自舉電路

景 鑫,莊奕琪,湯華蓮,張 麗,杜永乾

(西安電子科技大學寬禁帶半導體材料與器件教育部重點實驗室,陜西西安 710071)

設計了一種新的低壓、高速、高線性度的雙通道MOS開關柵壓自舉電路,該電路采用同時自舉NMOS和PMOS的并行結(jié)構(gòu),不但降低了MOS開關的導通電阻值,同時在輸入信號的全擺幅范圍內(nèi)實現(xiàn)了常數(shù)的導通電阻;考慮了器件可靠性要求且與標準的CMOS工藝技術兼容.采用0.13μm CMOS工藝和1.2 V工作電壓的仿真實驗表明,提出開關的導通電阻在全擺幅輸入信號范圍內(nèi)的變化量小于4.3%;在采樣頻率為100 MHz,輸入峰峰值為1 V,輸入頻率為100 MHz時,提出開關的總諧波失真達到-88.33dB,較之傳統(tǒng)的NMOS自舉開關以及標準的CMOS傳輸門開關,分別提高了約-14.8dB和-29dB.設計的開關可應用于低壓、高速高精度的開關電容電路中.

自舉電路;線性CMOS開關;常數(shù)導通電阻;電荷泵;開關電容電路;低電壓

高性能的采樣/保持電路是許多集成電路應用中的關鍵模塊之一.采樣開關作為采樣/保持電路中至關重要的單元,其性能的優(yōu)劣決定了整個采樣/保持的精度和線性度[1-2].然而,隨著采樣時鐘頻率的提高和電源電壓的降低,傳統(tǒng)MOS開關的線性度不斷降低,限制了采樣/保持電路的動態(tài)范圍和采樣精度,已無法滿足高速、高精度采樣/保持電路的設計要求.

采樣開關的非線性主要源于開關導通電阻的非線性,一種減小開關導通電阻非線性的常用方法[3]是使用大尺寸的CMOS傳輸門(CMOS-TG)開關.然而,CMOS-TG的電導率是與輸入信號緊密相關的,隨輸入信號的擺幅而變化,這將在輸出信號中引入諧波,增加了信號的非線性失真.而且大尺寸的CMOS-TG也會增加信號通路的寄生效應,使得電路的頻寬降低,不利于高速應用;另一種減小開關導通電阻非線性的方法是采用NMOS自舉開關技術[1-6],即通過固定器件的柵源電壓來達到減小開關導通電阻非線性的目的.這種技術雖然消除了因過驅(qū)動電壓隨輸入信號變化所產(chǎn)生的非線性,但是器件閾值電壓隨輸入信號變化所產(chǎn)生的非線性依然存在,而且限制了開關動態(tài)性能的進一步提高.如果采用大的開關尺寸,雖然能夠緩解體效應的影響,但同時引入了大的寄生電容,不僅需要更大的自舉電容來消除信號路徑上寄生電容帶來的電荷分享效應[1],而且也增加了開關導通電阻與輸入信號的相關性.另外,由于自舉開關技術自身的特性,也會帶來器件的可靠性問題以及是否適合軌到軌應用的問題[5-8].針對上述問題,筆者提出了一種新的雙通道MOS自舉開關電路,該電路充分考慮了器件可靠性與軌到軌的應用要求,采用同時自舉NMOS和PMOS的并行結(jié)構(gòu),在降低MOS開關導通電阻的同時,在輸入信號的全擺幅范圍內(nèi)實現(xiàn)了接近常數(shù)的導通電阻值.提出的自舉電路可由標準的N-WELL CMOS工藝實現(xiàn),具有高線性度、高速度、低功耗和易實現(xiàn)的特性,適于高速高精度的開關電容電路的應用.

1 MOS開關分析

MOS器件用作開關有著優(yōu)良的電特性,在混合信號電路中被大量使用,如開關電容電路、模數(shù)轉(zhuǎn)換電路等[1-6].然而,MOS器件本身并不是一個理想的開關,在導通時存在導通電阻,其阻值與開關器件的幾何尺寸、柵源電壓及閾值電壓等有關.同時,MOS晶體管的金屬氧化層、柵源和柵漏等存在寄生電容,實際的MOS開關在導通時可等效為一個由寄生電容和電阻組成的RC網(wǎng)絡.

圖1 典型的MOS開關采樣電路

考慮圖1所示的電路,其中rsw1和rsw2分別表示底板采樣開關s1和頂板共模開關的導通電阻;rclk是時鐘驅(qū)動器的輸出阻抗;Cgs和Cgd是s1柵極對源和漏的交疊電容;Csb和Cdb是源和漏對襯底的電容.當激勵信號vin(t)=A sin(ωt)時,計算采樣電容CS底板上的電壓值,其中,A表示激勵信號的幅度,ω是激勵信號的角頻率.為了簡化計算,忽略電阻和的影響,圖1所示的采樣電路簡化為1個一階RC低通濾波電路,使得電路對高頻信號有抑制作用,由Kirchhoff電壓定律可得

其中,I(t)表示流過采樣電路的周期性信號電流.由式(1)可解得采樣電容CS底板上的瞬態(tài)電壓為

對于短溝道器件,導通電阻rsw1與器件各端子電壓及器件尺寸之間的關系可表示為[9]

如果針對一個具體的輸入信號頻率fin,-3dB頻率和輸入信號之間的關系可表示為

其中,N表示對經(jīng)過開關之后輸出信號精度的要求.從式(2)～(5)中可以知道,MOS開關器件為了能應用于高速高精度的開關電容電路,不僅需要降低開關的導通電阻值,同時需要降低導通電阻的信號相關性,從而提高采樣過程的速度和精度.

2 傳統(tǒng)的NMOS柵壓自舉開關

圖2 傳統(tǒng)的NMOS自舉開關

為了降低MOS開關的導通電阻值及其信號相關性,文獻[9]提出了NMOS自舉開關技術.圖2是傳統(tǒng)的NMOS自舉開關電路原理圖.單相時鐘clk控制主開關管m12的導通和截止,當clk為高電平時,主開關m12導通,節(jié)點n1的電壓跟隨輸入信號vin變化,使得在開關導通期間m12的柵源電壓vGS始終等于vDD.實際中,由于信號通路上寄生電容引入的電荷分享效應,在開關導通時,m12的柵源電壓vboost要明顯小于電源電壓vDD,而且vboost因為寄生電容的影響而變得與輸入相關.參考圖2所示,vboost可近似表示為

其中,Ct是連接至Cboost上極板的寄生電容;Cg是m12柵極的寄生電容;Cgs和Cgd分別是m12柵源、柵漏的交疊電容;t0表示開關關斷時的瞬間.式(6)表明,由于大的寄生電容Cg和Ct的存在,使vboost與vin的相關性變得明顯,從而導致開關的線性度降低,而且信號相關的電荷注入也會增加.

與單一的MOS開關相比,傳統(tǒng)的NMOS自舉采樣開關通過固定器件的柵源電壓vgs來減小開關的導通電阻,同時降低開關導通電阻的信號相關性,這樣雖然消除了因過驅(qū)動電壓隨輸入信號變化所產(chǎn)生的非線性,但是器件閾值電壓隨輸入信號變化所產(chǎn)生的非線性依然存在.因此在文獻[8,10-12]中已提出了一些方法來補償這一問題.其中,按電路結(jié)構(gòu)的不同可分為:在采樣開關導通時,將開關的源極與襯底端直接連接以消除背柵效應的影響[10].這是一種直接的方法,但是在標準的N-WELL CMOS工藝中由于NMOS管直接制作在襯底上,因此這一方法只能用于PMOS器件;采用CMOS自舉開關技術,即同時自舉NMOS和 PMOS開關[8,11-12]的方法.然而在文獻[11]設計的CMOS自舉開關中存在可靠性的問題,而且不適于軌到軌的應用.在文獻[11]的圖2中,m9和m17管的柵源電壓分別在采樣相和保持相時超過了電源電壓值vDD,影響了電路的工作壽命,而且m17的柵極電壓并不跟隨源端電壓變化.因此,m17的導通受限于vin＞不能在全擺幅信號范圍內(nèi)可靠實現(xiàn)軌到軌的信號傳輸;在文獻[12]的圖4中,在采樣相時,m2柵極的負電壓會使SG管的源/漏結(jié)二極管發(fā)生正偏,因而文獻[12]提出的電路必須限制輸入電壓的峰值;在文獻[8]提出的開關電路中,當輸入信號幅度較小時,由于過驅(qū)動電壓的設計值(忽略由信號路徑上寄生電容所引入的電荷分享效應)小于電源電壓vDD,因而獲得的開關的導通電阻要略大于傳統(tǒng)的自舉開關,而且文獻[8]的圖2所設計的電路,在采樣相時,m2n和m7n以及m2p和m7p的柵源、柵漏電壓會超過電源電壓vDD,從而降低了器件的可靠性和壽命.

3 新的雙通道MOS開關柵壓自舉電路

3.1 標準的CMOS開關

當器件工作在深線性區(qū)時,標準CMOS-TG的導通電阻可近似表示為

采用統(tǒng)計學軟件SPSS15.0進行數(shù)據(jù)分析處理,其中,計數(shù)資料采用X2檢驗,以百分比表示,計量資料采用t檢驗,以均數(shù)±標準差表示,P<0.05表示差異突出,具有統(tǒng)計學意義。

其中,vGSn表示NMOS柵源電壓;vSGp表示PMOS源柵電壓;vT表示閾值電壓;K=μCox,表示工藝跨導參數(shù);下標n和p分別表示NMOS和PMOS器件.然而,即使在一階近似的情況下,CMOS-TG的導通電阻相對于輸入仍然是非線性的.考慮圖1所示的電路,忽略寄生電容的影響,從輸入至采樣電容CS的傳輸函數(shù)可表示為

其中,vCS表示采樣電容CS底板的對地電壓.忽略共模開關rsw2的影響,將式(8)代入式(9),可得

式(10)表明,由于CMOS-TG導通電阻的信號相關性,vCS與vin呈現(xiàn)二次關系,引入了明顯的諧波失真.

3.2 文中提出的雙通道MOS自舉開關

由上述分析可得,傳統(tǒng)的CMOS-TG并不適合高速高精度的采樣應用.文中參考了已有相關文獻的設計,將傳統(tǒng)的NMOS柵壓自舉技術拓展至CMOS-TG,提出了一種新的易實現(xiàn)的CMOS柵壓自舉電路.

圖3 文中提出電路的基本原理圖

圖4 文中提出CMOS自舉開關的電路實現(xiàn)圖

文中提出的CMOS自舉電路由單相時鐘控制,其設計原理如圖3所示,電路實現(xiàn)在圖4中給出.圖中的晶體管MNS和MPS是主采樣開關,導通時,開關MPS的體端子通過m17(sw6)連接至MPS的源端,以消除MPS的背柵效應.開關MNS和MPS的柵極電壓可分別表示為

從而,開關的導通電阻由式(8)改進為

式(12)表明,設計的CMOS自舉開關呈現(xiàn)常數(shù)的導通電阻,與輸入信號vin無關.將式(12)代入式(9),可得

對比式(10)可以看出,vCS與vin呈現(xiàn)線性關系,顯著降低了諧波失真.

如圖4所示,設計的CMOS自舉電路由3部分組成:1個新的時鐘電荷泵電路、1個PMOS類型(P-type)的自舉開關和1個NMOS類型(N-type)的自舉開關.其中,N-type部分與文獻[4]中使用的自舉開關類似,增加m13是為了降低m14漏端節(jié)點的非線性和寄生電容[1].考慮到器件的可靠性要求[5-8],在P-type部分利用了N-type中的n5和vGN節(jié)點以可靠偏置P-type中m16和m17.圖4中,由晶體管m1、m2、m3、m4、m5構(gòu)成的時鐘自舉電路實際上是一個新穎的電荷泵電路,其工作過程如下:當CLK為高電平時,電容CPump的下極板被拉至電源地,使得常開的m4導通,節(jié)點n2變?yōu)榈碗娖?從而使m5導通,并將電容CPump的上極板充電至電源電壓vDD,節(jié)點n1變?yōu)楦唠娖?此時m3和m15處于截止狀態(tài);當CLK變成低電平時,m4截止,節(jié)點n1變?yōu)?VDD,使得m3導通,節(jié)點n2躍變?yōu)?VDD,將m5關斷,同時m15導通,CPump通過m15對電容CPboost充電至vDD,在CMOS自舉開關導通時用作浮動電池.

電路的工作原理如下:當時鐘CLK為低電平時,兩個并聯(lián)的主開關MNS和MPS截止,m20將主開關MPS的柵極連接至電源vDD,同時電容CNboost和電容CPboost都被充電至vDD.為了將電容CPboost充電至vDD,電荷泵電路通過m15將節(jié)點n3倒拉至2VDD.電容CNboost通過m6和m7充電至vDD,m8和m12用于隔離自舉電容CNboost和主開關MNS.當時鐘CLK為高電平時,m7截止,m9將m8的柵極連接至浮動電池CNboost,此時m12導通,使得電容CNboost跨接在主開關MNS的柵極和源極,MNS導通;m16和m17也同時導通,使得電容CPboost跨接在主開關MPS的源極和柵極,MPS導通.這樣,浮動電池CNboost和CPboost在開關導通期間,使得MNS和MPS的柵源及源柵電壓被固定為電源電壓vDD,而與輸入信號vin無關,既保證了開關的導通電阻很小,又保證了阻值的恒定.在P-type的自舉電路中,增加m16管是出于器件可靠性的考慮,使m17的漏源電壓在一個完整的時鐘周期內(nèi)不會超過電源電壓vDD,同時也簡化了主開關MPS背柵效應的補償電路,可以將MPS的襯底端直接連接至n4節(jié)點.這樣,當開關導通時,MPS的襯底通過m17連接至輸入信號vin,即MPS的源端;當開關截止時,MPS的襯底通過m21連接至vDD,確保MPS可靠關斷.m11和m18的作用相同,分別是為了增加m14和m20的可靠性而引入的.m8和m15的襯底端與源極短接,以避免閂鎖效應[3].由以上分析圖4所實現(xiàn)的電路中,在導通狀態(tài)時,信號通路上的所有晶體管m16、m17(sw6、sw8)以及m8、m12(sw2、sw4)在輸入信號的全擺幅范圍內(nèi)都能可靠地傳輸信號,因而滿足軌到軌的應用需求[8],而且所有晶體管的柵源、柵漏以及漏源電壓都不超過電源電壓vDD,也同時滿足了可靠性的要求[5-8].

4 電路仿真與性能對比

為了比較文中提出的CMOS自舉開關的性能,分別對傳統(tǒng)的NMOS自舉開關、文中提出的CMOS自舉開關以及傳統(tǒng)的CMOS-TG在Cadence Spectre?環(huán)境下進行仿真測試.圖5是文中提出的CMOS自舉電路在輸入峰峰值為1 V、頻率為10 MHz的正弦信號.當采樣頻率為10 MHz時,從圖5中各主要節(jié)點的瞬態(tài)模擬波形可以看到,主開關管MNS和MPS的柵極電壓vGN和vGP良好地跟隨了輸入信號vin的變化.

圖5 文中提出的CMOS自舉開關的瞬態(tài)仿真波形

測試3種開關的靜態(tài)特性.在仿真實驗中,3種開關導通電阻的設計值約為100Ω,采用TSMC 130 nm CMOS工藝設計,工作電壓為1.2 V.在文中提出的CMOS自舉開關中,主采樣開關MNS和MPS的尺寸分別為(W/L)n=3.88μm/0.13μm,(W/L)p=10.52μm/0.13μm,對應的傳統(tǒng)NMOS自舉開關中(W/L)n=5.7μm/0.13μm,CMOS-TG中(W/L)n=18μm/0.13μm,(W/L)p=41.4μm/0.13μm.圖6 (a)是3種開關的導通電阻值ron與輸入信號電平的關系圖.可以看出,文中設計的CMOS自舉電路,其導通電阻隨輸入信號電平的變化最小,最大變化量約為4.3%,因而其導通電阻ron在這3種開關中的信號相關性最小,也同時具有最好的線性度;而傳統(tǒng)NMOS自舉開關的導通電阻在輸入信號的全擺幅范圍內(nèi),最大變化量達到19.6%;CMOS-TG的導通電阻隨輸入信號電平的變化最為劇烈,在全擺幅的輸入范圍內(nèi),最大變化量超過65.4%.

圖6 幾種開關性能的模擬測試

測試3種開關的動態(tài)特性[12].在100 MHz采樣頻率時,輸入信號峰峰值為1 V,信號頻率從10 MHz增至100 MHz時,開關的總諧波失真(THD)與輸入信號頻率的關系如圖6(b)所示.圖6(c)是在100 MHz采樣頻率,約50 MHz輸入信號頻率條件下,開關的THD與輸入信號峰峰值的關系圖.實驗結(jié)果表明,在100 MHz采樣頻率時,當輸入信號峰峰值增加到1 V,輸入信號頻率增至100 MHz時,文中設計的CMOS自舉開關的THD達到-88.33dB,相對于傳統(tǒng)的NMOS自舉開關約有-14.8dB的提高;當輸入信號頻率約取采樣頻率的一半.輸入信號峰峰值為1 V時,開關的THD與不同采樣頻率的關系如圖6(d)所示.在不同的采樣頻率下(30～200 MHz),文中所提出的自舉開關的THD達到-80dB以下,而傳統(tǒng)的NMOS自舉開關在200 MHz采樣頻率時,THD增加到約-66dB.

表1 不同工藝角下文中設計開關的總諧波失真THD____________dB

在不同工藝角下,文中設計開關的THD的模擬測試值在表1中給出.其中,輸入信號峰峰值為1 V,信號頻率約從20 MHz增至100 MHz,采樣頻率為100 MHz.可以看出,即使在最差的情況,文中設計的CMOS自舉電路的THD仍然達到約-82dB.

表2 文中設計開關與相關文獻的CMOS自舉開關的性能對比

最后,從線性度、所需電容數(shù)以及是否滿足可靠性要求[5-8]等方面與已有的具有代表性的CMOS自舉開關電路進行了對比,如表2所示.從表2可以看出,文中設計的CMOS自舉開關相較于文獻[8,10-12]中提出的雙通道開關,不僅適于軌到軌的應用,而且具有更少的電容充電通路和更少的電容數(shù)目,因而具有更低的功耗和更小的芯片面積.而且在設計的自舉電路中,所有MOS管的柵源、柵漏或是漏源電壓都不會超過電源電壓vDD,從而電路的可靠性和壽命也不會受到影響[5-8].

5 結(jié)束語

提出了一種新的低壓模擬開關設計技術.設計的雙通道MOS柵壓自舉電路與標準CMOS工藝兼容,當電路工作時所有器件的柵源、柵漏以及漏源電壓都小于電源電壓,而且信號通路上的所有元件都能軌到軌的傳輸信號,滿足器件可靠性與軌到軌的應用要求.采用標準的TSMC 0.13μm CMOS工藝進行仿真測試,文中設計開關的導通電阻在輸入信號全擺幅范圍內(nèi)的變化小于4.3%,有效提高了采樣電路的精度和線性度.與已有的具有代表性的同類電路相比,提出的電路不但降低了設計復雜度,同時具有高線性度、高速度、低功耗和易實現(xiàn)的特性,已成功應用于一款高速高精度的流水線型模數(shù)轉(zhuǎn)換器芯片中.

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(編輯:齊淑娟)

Novel dual-channel MOS bootstrapped switch circuit

JING Xin,ZHUANG Yiqi,TANG Hualian,ZHANG LI,DU Yongqian
(Ministry of Education Key Lab.of Wide Band-Gap Semiconductor Materials and Devices,Xidian Univ.,Xi’an 710071,China)

A novel low-voltage,high-speed and high-linear dual-channel MOS bootstrapped switch is proposed.This proposed switch utilizes the bootstrapping technique of both NMOS and PMOS simultaneously,thus resulting in small-variation low-value on-resistance over the entire input signal range. The switch considers reliability constrains and is suitable for standard CMOS technology.Based on the 0.13μm CMOS technology and 1.2 V power supply,simulation results show that the switch achieves an on-resistance variation less than 4.3%throughout the full range(vpp=1 V)of the input signal range.For a 100 MHz input with 1 V(vpp)amplitude,the switch has a total harmonic distortion(THD)up to -88.33dB at the 100 MHz sampling frequency,about-14.8dB and-29dB increase,compared with the conventional bootstrapped NMOS switch and the standard CMOS transmission gate,respectively.The circuit could be applied to the low-voltage and high speed-resolution switched-capacitor circuits.

bootstrap circuit;CMOS switch linearization;constant on-resistance;charge pump; switched-capacitor circuits;low voltage

TN432

A

1001-2400(2014)03-0138-07

10.3969/j.issn.1001-2400.2014.03.020

2013-08-15< class="emphasis_bold">網(wǎng)絡出版時間:

時間:2013-11-22

國家重大科技專項資助項目(2012ZX03001018-001);中央高校基本科研業(yè)務費專項資金資助項目(K50511250006)

景 鑫(1977-),男,西安電子科技大學博士研究生,E-mail:jingxin_xd135@126.com.

http://www.cnki.net/kcms/detail/61.1076.TN.20131122.1628.201403.148_005.html