陳 杰，潘晉孝，劉 賓，陳 平，2

(1.中北大學電子測試技術國家重點實驗室，山西太原030051; 2.中國科學院自動化研究所，北京100190)

基于多FPGA的高速尺寸測量系統設計

陳 杰1，潘晉孝1，劉 賓1，陳 平1，2

(1.中北大學電子測試技術國家重點實驗室，山西太原030051; 2.中國科學院自動化研究所，北京100190)

針對傳統尺寸測量系統處理速度慢、測量精度低等問題，設計了一種基于多FPGA技術和高靈敏度線陣CCD圖像采集單元的高速尺寸測量系統。該系統采用延遲鎖相環(huán)技術實現時鐘同步，調用FPGA內部存儲器IP核，并引入乒乓操作的異步FIFO設計對數據進行緩存，再由接口電路傳輸至上位機，實現對多參數物體測量。各子模塊功能均在Xilinx FPGA的編譯環(huán)境ISE中進行綜合，使用MODELSIM工具進行時序仿真。實驗結果表明，該系統可以滿足高精度、高速實時測量的要求。

尺寸測量;多FPGA;延遲鎖相環(huán);時鐘同步;線陣CCD;乒乓操作

隨著自動化制造系統在各行各業(yè)的廣泛應用，測量技術向著高精度化、高速度化和智能化方向發(fā)展，傳統測量技術已經無法滿足現代制造技術的要求［1］。目前大多數廠家進行工件測量，通常是人工測量，并手工記錄數據，這樣不僅誤差大、效率低，而且在環(huán)境比較惡劣的情況下，例如高溫鑄造的工件，人工測量根本無法實現。

針對上述問題，本文提出了一種快速、準確的非接觸式測量方法以適應生產檢測的需求。近年來，對于多FPGA系統的硬件開發(fā)技術已經應用到很多方面，例如大數運算［2］以及航天計算處理［3］，與以往的單FPGA系統相比，系統的處理速度、靈活性明顯增強。而機器視覺技術由于可以實現對物體的非接觸式測量，伴隨數字圖像技術得到快速發(fā)展［4］，本文將多FPGA技術和機器視覺技術相結合，設計一種基于多FPGA的測量系統，該系統首先通過CCD采集物體尺寸信息，用多塊FPGA去控制和保存圖像信息，最終達到快速高精度測量。該方法簡單易行，提高了測試精度和準確性，而且上位機直觀顯示在很大程度上方便多參數物體的數據管理。

1 系統總體設計

高速尺寸測量系統的軟硬件電路由信號采集電路、存儲電路、多塊FPGA的時鐘電路和上位機組成。信號采集電路主要是CCD采集圖像信息輸出，并經過A/D量化成數字信號;存儲電路主要是調用FPGA芯片內部存儲器IP核，采用乒乓操作進行數據緩存;時鐘電路主要解決多塊FPGA通信過程中同步問題;上位機主要是將測量結果直觀顯示出來。系統框圖和機械結構示意圖分別如圖1和圖2所示。

當被測物體放置在傳送帶上時，啟動開始按鈕，傳送帶開始以恒定速度轉動，在從FPGA的時鐘信號驅動下，CCD開始采集圖像信息并輸出模擬信號，經A/D轉換成數字信號，再由從FPGA以乒乓操作的寫方式將數字信號存儲在兩塊FPGA內部的RAM中，然后再以讀方式將數據寫在主FPGA內部的RAM中，最終通過接口電路將圖像信息傳輸至上位機，保存數據并實時顯示測量結果。

圖1 系統框圖

圖2 機械結構示意圖

2 系統軟硬件設計

2.1 圖像采集單元

為了實現采集高分辨率、高速圖像的要求，系統采用了東芝公司的高速CCD芯片，型號為TCD1304AP。它是一種雙溝道線陣CCD，包括3 648個像敏單元，驅動時鐘頻率為0.8～4.0 MHz，并帶有電子快門和采樣保持電路。TCD1304AP比普通CCD芯片多了一個光積分控制柵，它是由驅動脈沖ICG控制，只有ICG為高電平時，積分柵才能使感光像元陣列產生的光電流在積分柵形成的存儲陣列中積累，所以通過控制ICG即可控制曝光時間。

當復位脈沖信號ICG的下降沿到來時，同時幀轉移信號SH產生上升沿，并持續(xù)一段時間，且ICG低電平時間要長，需保證SH信號的下降沿落在ICG的低電平上，當ICG信號的上升沿來臨時，觸發(fā)電極開始輸出模擬信號，一次圖像信息采集完成。系統設置的驅動時鐘頻率為2 MHz。MODELSIM時序仿真圖如圖3所示。

圖3 CCD時序仿真圖(截圖)

2.2 多FPGA系統時鐘同步設計

在多FPGA系統中，不同時鐘域的時鐘信號延遲會造成時鐘偏差，進而制約著系統的整體性能。在FPGA內部，時鐘偏差一般通過時鐘樹來解決，但一些多塊FPGA系統設計的文獻［5］中，也有用外部時鐘樹來解決時鐘偏差的問題。圖4所示為以3片FPGA時鐘為例的同步方案，該方法選擇合適的時鐘原點，來減少各個FPGA的時鐘偏差，這種方法雖結構簡單，但在尋找時鐘原點上有一定的難度，且由一個時鐘源對多FPGA提供時鐘時，會導致時鐘質量下降。

圖4 3片FPGA同步方案

對此，利用數字延遲鎖相環(huán)(DLL)的延遲鎖定特性，對多FPGA系統的時鐘延遲進行補償，可以減少多FPGA之間的時鐘偏差。基于DLL的多FPGA的系統同步方案如圖5所示。

圖5 基于DLL的時鐘同步方案

該方案中晶振產生的時鐘信號首先進入FPGA1的延遲鎖相環(huán)DLL0，輸出時鐘，然后通過I/O口傳給FP-GA2，FPGA3的時鐘輸入端和自身反饋輸入端。FPGA1，FPGA2，FPGA3的全局時鐘分別由clk1，clk2，clk3提供。時鐘信號clk1，clk2，clk3之間的時鐘延遲即為時鐘偏差。分別計算clk1，clk2，clk3相對于時鐘輸入的偏差tclk1，tclk2和tclk3。公式為

式中:tCin為輸入時鐘管腳到DLL的時鐘延時;tCout為DLL到時鐘輸出管腳延時;tPCB為板級時鐘布線延時;ttree時鐘樹上的延時。根據DLL時鐘延時鎖定原理［6］:由延遲模塊提供所需得延遲時間，使DLL的反饋輸入時鐘相位與參考時鐘的相位一致，實現同步?？芍?/p>

化簡可得

由以上可知，FPGA1，FPGA2和FPGA3的時鐘相對于時鐘輸入來說時鐘偏差是相等的，如圖6所示。分析延遲鎖相環(huán)結構可知，DLL1，DLL2和DLL3分別為各自FPGA的時鐘補償電路，DLL將時鐘輸入clk、輸出時鐘I/O、電路板上的時鐘反饋線路放入時鐘反饋回路，從而補償由以上因素造成的時鐘偏差。

圖6 延遲鎖相的實現

3 信號存儲模塊設計

為實現高速測量的目的，存儲器的容量應以足夠大，10 kHz采樣頻率，8 bit A/D量化，采集時間為2 s，加上采集單路信號和數據信號計算處理空間，所需要的存儲容量至少160 kbyte以上，進行2通道數據采集至少要320 kbyte以上。傳統的數據采集系統多采用Flash芯片作為存儲介質［7］，芯片容量少、價格高，且讀寫操作不能同時進行;寫操作時，讀操作進行等待，直到寫滿時才能開始讀，讀操作時，寫操作等待，直到讀空才能開始寫，這些問題都會影響數據傳輸速度。利用乒乓操作的優(yōu)勢，可以實現高速存儲的目的。

乒乓操作是一種處理高速數據流的技巧，巧妙地運用乒乓操作可以達到低速模塊處理高速數據流的效果。不使用外部存儲器，直接調用FPGA內部FIFO IP核作為存儲器來完成大數據的數據流存儲，這樣有利于提高系統整體性能，節(jié)約系統資源。乒乓FIFO操作框圖如圖7所示。

圖7 乒乓FIFO操作框圖

多參數的數據流存儲流程描述如下:CCD采集到的圖像信息經A/D量化后，首先進入雙路選擇模塊，系統通過異步比較模塊判斷FIFO核中的空滿標志，從而控制每塊FIFO的寫指針和寫使能;然后將數據流分配到2個數據緩存區(qū)，當FPGA識別到第1塊FIFO為空時數據開始存儲，為滿時切換至第2塊FIFO，這樣依次循環(huán)進行寫操作。同時當判斷第1塊FIFO為滿時，數據開始讀出，第1塊FIFO為空且第2塊FIFO為滿時，讀第2塊FIFO中的數據，這樣依次循環(huán)進行讀操作。把2個FIFO模塊當作一個整體，站在模塊兩端看數據，輸入和輸出數據流都是連續(xù)不斷的，從而達到高速處理數據的目的。

根據上述思路設計深度為16 bit，寬度為8 bit的異步FIFO，用 VHDL語言對各個模塊進行編寫，并在MODELSIM工具進行時序仿真，其讀寫時序圖分別如圖8、圖9所示。

圖8 寫FIFO時序仿真(截圖)

圖9 讀FIFO時序仿真(截圖)

4 系統測試結果

為了驗證所設計的測量系統的正確性和可行性，進行了實際的采集、存儲，并使用VC編寫上位機界面并顯示測量數據。在實驗過程中，對長500mm，寬10 mm，厚度為3 mm某工件物體進行測量，測量結果如圖10所示。

圖10 上位機實時顯示結果(截圖)

通過多次實驗，選取幾組測量數據如表1所示，數據結果表明該系統能夠快速、精確地采集物體多參數信息，并能在上位機實時顯示。同時，上位機顯示結果表明，與實際的參數信息相比，測量結果的誤差小于0.5 mm，實現高精度低成本的目標。

表1 測量數據 mm

5 結束語

本文設計了一種基于多FPGA的高速測量系統，能夠完成對傳送帶上目標物體的長度、寬度、厚度的高速、精確測量，測量結果誤差小于0.5 mm?；诙郌PGA的測量系統具有集成度高、硬件設備體積小、測量速度快等特點，可廣泛應用于各種工業(yè)測量領域。

［1］單桂軍，胡偉.一種基于CCD的非接觸尺寸測量系統［J］.電視技術，2013，37(15):41-43.

［2］ ALEXAND F.A variable long-precision arithmetic unit design for reconfigurable coprocessor architectures［J］.Symposium on FPGAs for Custom Computing Machines，2010(2):216-255.

［3］ GRAHAM P，CAFFREY M，WIRTHLIN M，et al.Reconfigurable computing in space:from current technology to reconfigurable systemson-chip［C］//Proc.Aerospace Conference.Utah:IEEE Press，2003: 2399-2410.

［4］聶琨，蕭澤新.圖像處理技術在微小沖壓件尺寸測量中的應用［J］.電視技術，2005，29(S1):156-158.

［5］張承暢.多FPGA系統關鍵問題及應用技術研究［D］.重慶:重慶大學，2011.

［6］黃翔.基于高性能FPGA應用的DLL研究與設計實現［D］.西安:西安電子科技大學，2009.

［7］李劍，姚金杰.無線振動傳感器網絡節(jié)點設計［J］.儀表技術與傳感器，2011(10):76-77.

陳 杰(1989—)，碩士研究生，主研精密測量以及信息處理;

潘晉孝(1966—)，教授，博士生導師，主研信號與信息處理、圖像重建;

劉 賓(1976—)，講師，主研精密測量及光電信息處理;

陳 平(1983—)，副教授，主研信號與信息處理、圖像重建。

Design of High-speed Size M easurement System Based on M ulti-FPGA

CHEN Jie1，PAN Jinxiao1，LIU Bin1，CHEN Ping1，2
(1.State Key Laboratory for Electronic Testing Technology，North University of China，Taiyuan 030051，China; 2.Institute of Automation，Chinese Academy of Sciences，Beijing 100190，China)

Traditional sizemeasurement system has problems of slow processing speed and low precision.To solve these problems，a high-speed sizemeasurement system based onmulti-FPGA and high sensitivity linear CCD is designed.The system uses the delay locked loop(DLL)technology to achieve clock synchronization，the internalmemory IP core of FPGA and ping-pong operation of asynchronous FIFO to storage data.At last，the data is transmitted to the host and the result is shown in the computer.Each module’s function is integrated in ISE Xilinx FPGA compiler environment.Timing is simulation with MODELSIM.Experiment results show that the system meets the requirements of real-timemeasurement ofhighspeed and high accuracy.

sizemeasurement;multi-FPGA;DLL;clock synchronization;linear CCD;ping-pong operation

TN919

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2014-04-24

【本文獻信息】陳杰，潘晉孝，劉賓，等.基于多FPGA的高速尺寸測量系統設計［J］.電視技術，2014，38(23).

國家自然科學基金項目(61301259)