支 天 楊海鋼 蔡 剛 秋小強(qiáng) 李天文 王新剛

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嵌入式存儲器空間單粒子效應(yīng)失效率評估方法研究

支 天①②楊海鋼*①蔡 剛①秋小強(qiáng)①李天文①②王新剛①②

①(中國科學(xué)院電子學(xué)研究所 北京 100190)②(中國科學(xué)院大學(xué) 北京 100190)

嵌入式存儲器易受到空間單粒子效應(yīng)(Single-Event Effects, SEE)的影響。該文提出了一種單粒子效應(yīng)失效率評估的方法，包含了單粒子翻轉(zhuǎn)和單粒子瞬態(tài)擾動等效應(yīng)對嵌入式存儲器不同電路單元的具體影響，可對不同存儲形式、不同容錯方法的嵌入式存儲器單粒子效應(yīng)失效率進(jìn)行定量評估。該文提出的評估方法在中國科學(xué)院電子學(xué)研究所自主研制的嵌入式可編程存儲器試驗(yàn)芯片上得到了驗(yàn)證，地面單粒子模擬實(shí)驗(yàn)表明該文方法預(yù)測的失效率評估結(jié)果與實(shí)驗(yàn)測試結(jié)果的平均偏差約為10.5%。

片上系統(tǒng)；嵌入式存儲器；單粒子效應(yīng)(SEE)；失效率；評估

1 引言

嵌入式存儲器作為片上系統(tǒng)的核心組件，在空間電子系統(tǒng)中得到了廣泛的應(yīng)用[1]。據(jù)統(tǒng)計(jì)，美國宇航局單個(gè)航天器上使用存儲器的類型已超過百種[2,3]，其中包括通用存儲器和可重構(gòu)存儲器等[4,5]。根據(jù)用途的不同，存儲器的工作模式也多種多樣。例如，在高性能計(jì)算中使用堆棧等存儲形式緩存數(shù)據(jù)以解決跨時(shí)鐘域的數(shù)據(jù)通信；在圖像和多媒體處理中使用隨機(jī)存儲器緩存圖像、語音和視頻等數(shù)據(jù)，使用只讀存儲器中的數(shù)據(jù)實(shí)現(xiàn)壓縮編解碼等；將關(guān)鍵全局控制信號的存儲于具有容錯能力的存儲器中以提高整個(gè)系統(tǒng)的可靠性。

空間飛行數(shù)據(jù)顯示，嵌入式存儲器易受到單粒子效應(yīng)(Single-Event Effects, SEE)的影響[6,7]，且隨著芯片工藝節(jié)點(diǎn)的減小，存儲單元的錯誤率(error rate)呈指數(shù)趨勢增大[8,9]。因此，準(zhǔn)確評估存儲器的SEE失效率(failure rate)對提高航天器的可靠性具有重要意義。系統(tǒng)設(shè)計(jì)者可以在設(shè)計(jì)初期根據(jù)預(yù)估的失效率數(shù)值，結(jié)合功耗和性能等參數(shù)，對嵌入式存儲器的實(shí)現(xiàn)形式和工作模式進(jìn)行選擇，并確定系統(tǒng)級加固和飛行器輻射屏蔽等方案。這種方法對于使用大量商業(yè)裸片器件、低成本和短開發(fā)周期的微小衛(wèi)星系統(tǒng)尤為有效。

2 嵌入式存儲器SEE失效率模型的建立

2.1 已有存儲器SEE失效率模型

2.2 嵌入式存儲器SEE失效率模型

來自Rosetta的實(shí)驗(yàn)結(jié)果顯示，影響存儲器的單粒子效應(yīng)有SET和SEU兩種，其余類型SEE的影響可忽略不計(jì)[7,17,18]。尚未有研究發(fā)現(xiàn)不同電路或不同類型的SEE錯誤之間具有相互關(guān)聯(lián)，即不同來源的SEE錯誤之間兩兩獨(dú)立，為互斥事件。假設(shè)SEE錯誤的來源共有種，根據(jù)相互獨(dú)立事件的有限可加性，可得式(2)。(SEE)代表了評估對象中第種錯誤來源導(dǎo)致系統(tǒng)失效的概率。根據(jù)電路實(shí)現(xiàn)原理可得，嵌入式存儲器中的全部SEE錯誤來源可以歸納為：時(shí)鐘電路的SET效應(yīng)、寫使能電路的SET效應(yīng)、輸入數(shù)據(jù)電路的SET效應(yīng)、輸出數(shù)據(jù)電路的SET效應(yīng)、復(fù)位電路的SET效應(yīng)、地址電路的SET效應(yīng)、內(nèi)部寄存器的SEU效應(yīng)和內(nèi)部存儲陣列的SEU效應(yīng)，以上SEE錯誤來源分別對應(yīng)式(2)中下標(biāo)為clk, wr, din, dout, rst, addr, ff和m的因子。

2.2.2電路單元的資源使用數(shù)式(3)中與相關(guān)的因子代表了嵌入式存儲器在某種存儲形式下所使用的電路單元的數(shù)目，其取值與嵌入式存儲器的實(shí)現(xiàn)形式有關(guān)。

2.2.3錯誤導(dǎo)致系統(tǒng)失效的概率嵌入式存儲器中的SEE錯誤(error)并不一定會導(dǎo)致最終失效(failure)，譬如對于輸入數(shù)據(jù)電路的SET錯誤，當(dāng)存儲器處于讀狀態(tài)或者不滿足時(shí)鐘觸發(fā)條件時(shí)，就不會造成存儲器的輸出失效。其取值變化關(guān)系如圖1和表1所示，其中的橫軸為嵌入式存儲器的建立時(shí)間和保持時(shí)間占時(shí)鐘周期的比重，即(hold+setup) /cycle，其中hold和setup分別代表了嵌入式存儲器時(shí)序參數(shù)中的保持時(shí)間參數(shù)和建立時(shí)間參數(shù)，cycle代表應(yīng)用中嵌入式存儲器使用的時(shí)鐘周期。直線的斜率為零，表示時(shí)鐘電路、復(fù)位電路、寄存器電路和存儲陣列的錯誤導(dǎo)致系統(tǒng)失效的概率相關(guān)取值為1，此類電路中任何一個(gè)SEE錯誤都會導(dǎo)致嵌入式存儲器的失效。直線的斜率為1，代表了寫使能電路、地址電路和輸出數(shù)據(jù)電路的SEE錯誤發(fā)生在時(shí)鐘沿的建立和保持時(shí)間段內(nèi)，會導(dǎo)致嵌入式存儲器的失效。直線的斜率為嵌入式存儲器(其代表了應(yīng)用中寫狀態(tài)占整個(gè)工作狀態(tài)(包括讀和寫兩種狀態(tài))的比例)，若嵌入式存儲器一直為讀狀態(tài)時(shí)其取值為零，在此期間其發(fā)生的任何SEE錯誤不會導(dǎo)致系統(tǒng)失效。

圖1 錯誤導(dǎo)致系統(tǒng)失效概率的取值

表1圖1中的圖示相關(guān)說明

直線錯誤導(dǎo)致系統(tǒng)失效的概率的對應(yīng)電路 aclk, rst, ff和m bwr和addr cdout和din

使用三模冗余設(shè)計(jì)時(shí)，此因子的取值約為0.33[19]。

3 單粒子輻照實(shí)驗(yàn)

3.1 輻照實(shí)驗(yàn)環(huán)境

3.2 嵌入式存儲器單粒子翻轉(zhuǎn)檢測測試系統(tǒng)

圖2為嵌入式存儲器單粒子試驗(yàn)測試系統(tǒng)，包含了待測芯片、檢測電路和監(jiān)測軟件三部分。為了能對于不同存儲形式和不同容錯方案的嵌入式存儲器進(jìn)行SEE失效率評估模型的驗(yàn)證測試，待測芯片選取了中國科學(xué)院電子學(xué)研究所自行研制的可重構(gòu)存儲器試驗(yàn)芯片，其可被配置實(shí)現(xiàn)成多種存儲形式，功能與Altera公司的嵌入式可重構(gòu)存儲器M4K[4]兼容。檢測電路使用了Cyclone系列FPGA芯片，可提供測試激勵、采集數(shù)據(jù)并將輻照實(shí)驗(yàn)結(jié)果傳輸至PC機(jī)。監(jiān)測軟件對實(shí)驗(yàn)條件進(jìn)行控制并對實(shí)驗(yàn)結(jié)果進(jìn)行處理。

表2離子源特性參數(shù)

加速器名稱中國原子能科學(xué)研究院HI-13串列加速器中國科學(xué)院近代物理研究所蘭州重離子加速器國家實(shí)驗(yàn)室回旋加 速器CSR 離子種類TiBrAuBi 能量(MeV)1702382851985 LET(MeV·cm2/mg)21.3428497.8 Si中射程(μm)373229.1101

3.3 實(shí)驗(yàn)內(nèi)容

3.3.1本征錯誤率因子的獲取

(1)存儲陣列本征錯誤率和復(fù)位電路本征錯誤率的測試 將待測芯片配置為表3中第1種工作模式，根據(jù)表4中的模型因子，將輻照實(shí)驗(yàn)結(jié)果中存儲數(shù)據(jù)的錯誤個(gè)數(shù)得出存儲陣列的錯誤率[20]并記錄至表5。根據(jù)文獻(xiàn)[21]，計(jì)算出復(fù)位電路的錯誤率并記錄至表5。

(2)寫使能電路、輸出數(shù)據(jù)電路和地址電路的本征錯誤率測試 將待測芯片配置為表3中第2種工作模式，將嵌入式存儲器試驗(yàn)芯片中的存儲陣列取值固化，排除存儲陣列發(fā)生SEE錯誤而導(dǎo)致系統(tǒng)失效的可能。將時(shí)鐘頻率設(shè)置為20 MHz，輻照實(shí)驗(yàn)中動態(tài)讀出ROM的值并與已知數(shù)值進(jìn)行比較，得出寫使能電路、輸出數(shù)據(jù)電路和地址電路的錯誤率并記錄至表5。

表3單粒子實(shí)驗(yàn)中存儲器使用的工作模式

工作模式序號端口模式字寬模式時(shí)鐘使能時(shí)鐘模式字節(jié)使能上電清零輸出模式錯誤自修復(fù)能力 1單端口512×9關(guān)閉單時(shí)鐘關(guān)閉開啟異步輸出時(shí)鐘電路加固 2單端口512×9關(guān)閉單時(shí)鐘關(guān)閉關(guān)閉異步輸出時(shí)鐘電路加固 3BIST------- 4FIFO512×9關(guān)閉單時(shí)鐘關(guān)閉開啟異步輸出時(shí)鐘電路加固 5簡單雙端口512×9關(guān)閉多時(shí)鐘關(guān)閉關(guān)閉異步輸出時(shí)鐘電路加固 6單端口512×9關(guān)閉單時(shí)鐘關(guān)閉關(guān)閉異步輸出時(shí)鐘電路加固，錯誤糾錯碼(每32位糾錯1位)，糾錯刷新頻率為20k，寄存器三模冗余。 7簡單雙端口512×9關(guān)閉多時(shí)鐘關(guān)閉關(guān)閉異步輸出時(shí)鐘電路加固，錯誤糾錯碼(每32位糾錯1位)，糾錯刷新頻率為20M，寄存器三模冗余。

表4模型影響因子的取值

模型DPS 時(shí)鐘電路1.000.001.00 寫使能電路(靜態(tài))0.001.001.00 地址電路(靜態(tài))0.001.001.00 輸出數(shù)據(jù)電路(靜態(tài))0.001.001.00 輸入數(shù)據(jù)電路(靜態(tài))0.001.001.00 寫使能電路(動態(tài)回讀)0.101.001.00 地址電路(動態(tài)回讀)0.101.001.00 輸出數(shù)據(jù)電路(動態(tài)回讀)0.101.001.00 輸入數(shù)據(jù)電路(動態(tài)回讀)0.001.001.00 復(fù)位電路1.001.001.00 三模冗余寄存器1.000.3396.00 寄存器1.001.0096.00 ECC+糾錯刷新為20k下的存儲陣列1.000.554096.00 ECC+糾錯刷新為2M下的存儲陣列1.000.014096.00 存儲陣列1.001.004096.00

表5 重離子實(shí)驗(yàn)監(jiān)測結(jié)果

(3)寄存器的本征錯誤率測試 將待測芯片配置為表3中第3種工作模式，即Build-In-Self-Test (BIST)掃描鏈模式，根據(jù)實(shí)驗(yàn)可得此電路內(nèi)部寄存器的錯誤率并記錄至表5。

3.3.2嵌入式存儲器應(yīng)用實(shí)例的測試 將待測芯片依次配置為表3中第4種，第5種，第6種和第7種工作模式后，向嵌入式存儲器芯片中寫入數(shù)據(jù)。在輻照實(shí)驗(yàn)中，將時(shí)鐘頻率設(shè)置為20 MHz，對于第4種模式動態(tài)讀出嵌入式存儲器中的數(shù)據(jù)，其余模式測試靜態(tài)翻轉(zhuǎn)截面，得出不同應(yīng)用實(shí)例電路的SEE失效率，記錄至表6和表7中實(shí)測失效率一欄。

3.3.3 模型影響因子的計(jì)算 針對3.3.2節(jié)中的嵌入式存儲器應(yīng)用實(shí)例，可得到模型中因子的取值如下表4所示。需要特別指出的是，根據(jù)2.2.3節(jié)中因子的計(jì)算公式可知，根據(jù)應(yīng)用電路只采用了讀操作而未采用寫操作以及存儲器時(shí)序參數(shù)中的建立時(shí)間、保持時(shí)間和工作頻率，可得din的取值為0，輸出數(shù)據(jù)電路、寫使能電路和地址電路的取值為0.1；根據(jù)輻照時(shí)嵌入式存儲器試驗(yàn)芯片的自修復(fù)能力、實(shí)驗(yàn)環(huán)境、表5中數(shù)據(jù)和2.2.4節(jié)中的計(jì)算公式可知，對于采用加固設(shè)計(jì)的時(shí)鐘電路其clk的取值為0，對于采用容錯方案的存儲陣列，其m的取值與容錯方案等因素有關(guān)。

4 單粒子實(shí)驗(yàn)結(jié)果與分析

4.1 模型影響因子分析

實(shí)驗(yàn)結(jié)果如表5所示。表中數(shù)據(jù)可證實(shí)模型中所包含的寫使能電路的SET效應(yīng)、輸出數(shù)據(jù)電路的SET效應(yīng)、復(fù)位電路的SET效應(yīng)、輸入地址電路的SET效應(yīng)、寄存器的SEU效應(yīng)和存儲陣列的SEU效應(yīng)的存在。將表5中的結(jié)果代入FIFO應(yīng)用電路中，并假設(shè)其中包含的電路都不采用加固，得出其內(nèi)部電路單元失效率百分比關(guān)系如圖3所示，可以證明：SET對嵌入式存儲器的影響不可忽略，且使用歸一化存儲陣列模型無法準(zhǔn)確評估存儲陣列、內(nèi)部寄存器和內(nèi)部邏輯單元等電路受到的不同SEE影響。

4.2 模型驗(yàn)證結(jié)果

根據(jù)上述步驟得出的因子，可對不同配置模式、不同容錯方案的存儲器應(yīng)用實(shí)例SEE失效率進(jìn)行預(yù)估。

4.2.1不同輻照條件下模型有效性的驗(yàn)證 本文選取評估的應(yīng)用電路為表3中第4種工作模式，在Ti, Br和Au粒子環(huán)境下進(jìn)行實(shí)驗(yàn)，并采用讀操作的存儲器電路。將得出的因子代入通用存儲器SEE失效率模型和本文的失效率模型中進(jìn)行計(jì)算，可得到圖4。

圖3 FIFO應(yīng)用電路中各個(gè)電路單元失效率占存儲器失效率的百分比

圖4 文中模型與現(xiàn)有模型[16]結(jié)果的比較

將上述兩項(xiàng)預(yù)測結(jié)果與輻照實(shí)驗(yàn)中對存儲器應(yīng)用實(shí)例的實(shí)測失效率進(jìn)行比較，可得到表6，可知本文模型的平均誤差絕對值為10.1%，小于現(xiàn)有模型的平均誤差絕對值25.4%。相較于現(xiàn)有的存儲器SEE失效率模型。本文模型的誤差主要來自于以下兩個(gè)方面：一是由于實(shí)驗(yàn)環(huán)境中粒子總注量和注量率無法精確控制而導(dǎo)致實(shí)驗(yàn)中實(shí)測失效率的測量誤差。二是由于實(shí)驗(yàn)環(huán)境中粒子總注量和注量率無法精確控制而導(dǎo)致影響模型預(yù)測失效率結(jié)果的本征錯誤率因子(包括存儲陣列、寫使能電路、輸出數(shù)據(jù)電路、寄存器、地址電路和復(fù)位電路的本征錯誤率)的測量誤差。

上述試驗(yàn)對模型有效性的驗(yàn)證過程中，對存儲器的配置模式包括了不同端口數(shù)目，不同工作模式，不同時(shí)鐘模式和不同輻照實(shí)驗(yàn)環(huán)境，覆蓋了嵌入式存儲器目前存在的所有工作模式，結(jié)果顯示，其誤差小于原有的失效率評估模型，由此可知，該模型評估不同輻照條件和不同工作模式下的存儲器具有普遍適用性。

4.2.2不同容錯方案下模型有效性的驗(yàn)證 將上述步驟得出的因子代入本文的SEE失效率評估模型中計(jì)算，可對輻照實(shí)驗(yàn)中不同配置模式、不同容錯方案的存儲器應(yīng)用實(shí)例SEE失效率預(yù)估。實(shí)驗(yàn)使用離子源為Bi粒子，預(yù)估失效率如表7所示，其平均誤差僅為10.5%，本文容錯方案下模型預(yù)測誤差除了受到4.2.1節(jié)中由于地面輻照實(shí)驗(yàn)中的離子總注量和注量率無法精確控制而導(dǎo)致模型中用于計(jì)算預(yù)測失效率的本征錯誤率因子和實(shí)測失效率的誤差以外，還有在計(jì)算時(shí)采用的系統(tǒng)對錯誤的自修復(fù)能力等因子取近似值而導(dǎo)致的計(jì)算誤差。

表6不同輻照條件下模型有效性驗(yàn)證結(jié)果(%)

模型離子源平均誤差絕對值 TiBrAu 現(xiàn)有模型 19.65 30.7725.7125.4 本文模型-10.04-14.25-5.7610.1

本實(shí)驗(yàn)的存儲器中包括了常用的存儲器容錯模式(包括了三模冗余容錯，錯誤糾錯碼和糾錯刷新)，并在上述容錯模式的自修復(fù)能力因子取值不同時(shí)，對于存儲器的失效率進(jìn)行了預(yù)估，實(shí)驗(yàn)結(jié)果顯示，其誤差小于原有失效率預(yù)測模型，由此可知，該模型在評估不同容錯方案下存儲器的失效率具有普遍適用性。

表7不同容錯方案下模型有效性驗(yàn)證結(jié)果

模型實(shí)驗(yàn)中嵌入式存儲器工作模式 表3中工作模式5表3中工作模式6表3中工作模式7 本文模型預(yù)測失效率(cm2/器件)2.491.380.04 實(shí)測失效率(cm2/器件)3.251.560.04 誤差絕對值(%)14.0011.745.83 本文模型的平均絕對誤差(%)10.5

5 結(jié)束語

準(zhǔn)確評估嵌入式存儲器SEE失效率，對現(xiàn)代宇航電路系統(tǒng)的可靠性設(shè)計(jì)具有重要意義。本文采用了自底向上的方法，提出了一種涵蓋不同輻照敏感電路、不同SEE失效類型的嵌入式存儲器失效率評估模型，并介紹了如何通過地面重離子實(shí)驗(yàn)取得模型中參數(shù)的具體方法。利用此模型和輻照實(shí)驗(yàn)中得到的參數(shù)，可以對嵌入式存儲器在不同模式下的SEE失效率進(jìn)行準(zhǔn)確量化分析，而無需進(jìn)行一一輻照實(shí)驗(yàn)驗(yàn)證，可以大大縮短可靠性驗(yàn)證所需的時(shí)間。此外，系統(tǒng)設(shè)計(jì)者可以結(jié)合功能和可靠性要求，在設(shè)計(jì)初期利用此模型對嵌入式存儲器應(yīng)用模式和容錯方案進(jìn)行選擇，從性能、功耗和面積等方面進(jìn)行全面優(yōu)化。

致謝 本文實(shí)驗(yàn)得到了中國原子能科學(xué)研究院核物理研究所HI-13串列靜電加速器和中國科學(xué)院近代物理研究所蘭州重離子加速器國家實(shí)驗(yàn)室回旋加速器CSR運(yùn)行人員的大力支持，在此表示衷心的感謝。

[1] 宋凝芳, 朱明達(dá), 潘雄. SRAM型FPGA單粒子效應(yīng)試驗(yàn)研究[J]. 宇航學(xué)報(bào), 2012, 33(6): 836-842.

Song Ning-fang, Zhu Ming-da, and Pan Xiong. Experimental study of single events effects in SRAM-based FPGA[J]., 2012, 33(6): 836-842.

[2] Li Y. Reliability Techniques for Data Communication and Storage in FPGA-Based Circuits[M]. Brigham Young University, US, 2013: 15-20.

[3] John H, Roy C, and Hilton H. Phoenix Mars mission the thermal evolved gas analyzer[J]., 2008, 19(7): 1377-1383.

[4] Altera Corporation. Stratix V device handbook[R]. California, America, 2013.

[5] Xilinx Corporation, Virtex-7 FPGA user guide[R]. California, America, 2013.

[6] 蔡剛, 楊海鋼. 嵌入式可編程存儲器設(shè)計(jì)中的”選擇性寄存”方法[J]. 電子與信息學(xué)報(bào), 2009, 31(11): 2672-2766.

Cai Gang and Yang Hai-gang. A “selective registering” technique for design of an embedded programmable memory[J].&, 2009, 31(11): 2672-2766.

[7] Lesea Austin, Drimer Saar, and Fabula Joe. The rosetta experiment: atmospheric soft error rate testing in differing technology FPGAs[J]., 2005, 5(3): 317-328.

[8] SheXiao-xuan, Li N, and Waileen JD. SEU tolerant memory using error correction code[J]., 2012, 59(1): 205-210.

[9] Mukati Altaf. A survey of memory error correcting techniques for improved reliability[J]., 2011, 34: 517-522.

[10] Maestro Juan Antonio and Reviriego Pedro. Reliability of single-error correction protected memories[J]., 2009, 58(1): 193-201.

[11] SchianoLuca, OttaviMarco, and LombardiFabrizio. Markov models of fault-tolerant memory systems under SEU[C]. International Workshop on Memory Technology, Design and Testing, Paris, 2004: 1052-1087.

[12] ReviriegoPedro and MaestroJuan Antonio. Reliability analysis of memories suffering multiple bit upsets[J]., 2007, 7(4): 592-601.

[13] Sanchez-Macian Alfonso, Reviriego Pedro, and Antonio Juan. Enhanced detection of double and triple adjacent errors in hamming codes through selective bit placement[J]., 2012, 12(2): 357-362.

[14] Guo Jing, Xiao Li-yi, and Mao Zhi-gang. Enhanced memory reliability against multiple cell upsets using decimal matrix code[J].(), 2014, 22(1): 127-135.

[15] Lee Soonyoung, Jeon Sang Hoon, and Baeg Sanghyeon. Memory reliability analysis for multiple block effect of soft errors[J]., 2013, 60(2): 1384-1389.

[16] Sterpone L. On the design of tunable fault tolerant circuits on SRAM-based FPGAs for safety critical applications[C]. Proceedings of Design, Automation and Test in Europe, Paris, 2008: 59-65.

[17] Swift Gary M. 1st consortium report virtex 2 static SEU characterization[R]. California, America, 2004.

[18] Wang J J. RTAXS single event effects test report[R]. California, America, 2004.

[19] Morgan Keith S, McMurtrey Daniel L, Pratt Brian H,.. A comparison of TMR with alternative fault-tolerant design techniques for FPGAs[J]., 2007, 54(6): 2065-2072.

[20] 王忠明, 姚志斌, 潘雄. SRAM型FPGA的靜態(tài)與動態(tài)單粒子效應(yīng)試驗(yàn)[J]. 原子能科學(xué)技術(shù), 2011, 45(12): 1506-1510.

Wang Zhong-ming, Yao Zhi-bin, and Pan Xiong. Static and dynamic tests of single-event effect in SRAM-Based FPGA[J]., 2011, 45(12): 1506-1510.

[21] Cabanas-Holmen Manuel, Cannon Ethan H, and Amort Tony. Predicting the single-event error rate of a radiation hardened by design microprocessor[J]., 2011, 58(6): 2726-2733.

支 天： 女，1987年生，博士生，研究方向?yàn)榍度胧酱鎯ζ髟O(shè)計(jì)及可靠性理論研究.

楊海鋼： 男，1960年生，研究員，中國科學(xué)院“百人計(jì)劃”引進(jìn)國外杰出人才，研究方向?yàn)閿?shù)模混合信號SoC設(shè)計(jì)和大規(guī)模集成電路設(shè)計(jì).

蔡 剛： 男，1980年生，助理研究員，研究方向?yàn)榍度胧絀P設(shè)計(jì)及抗輻照理論研究.

Study on the Prediction of Single-event Effects InducedFailure Rate for Embedded Memories

Zhi Tian①②Yang Hai-gang①Cai Gang①Q(mào)iu Xiao-qiang①Li Tian-wen①②Wang Xin-gang①②

①(,,100190,)②(,100190,)

Embedded memories are easily influenced by Single-Event Effects (SEE). A model to calculate the SEE failure rate of an embedded memory is proposed, which considers the likelihood that an single-event upset or single-event transient will become an error in different types of circuits. It can also be used for the quantitative analysis of SEE mitigation techniques for versatile memories. Experimental investigations are performed using heavy ion accelerators on an experimental embedded programmable memory, which is designed by Institute of Electronics, Chinese Academy of Sciences. The result of 10.5% average error verifies the effectiveness of the proposed model.

System on Chip (SoC); Embedded memory; Single Event Effects (SEE); Failure rate; Prediction

TN432

A

1009-5896(2014)12-3035-07

10.3724/SP.J.1146.2013.02025

楊海鋼 yanghg@mail.ie.ac.cn

2013-12-25收到，2014-05-19改回

中國科學(xué)院、國家外國專家局創(chuàng)新團(tuán)隊(duì)國際合作伙伴計(jì)劃資助及國家科技重大專項(xiàng)(2013ZX03006004)資助課題