程 剛，白忠臣，王 超，秦水介

（貴州大學(xué) 貴州省光電子技術(shù)與應(yīng)用重點(diǎn)實(shí)驗(yàn)室，貴州 貴陽 550025）

基準(zhǔn)電壓源的設(shè)計(jì)是模擬集成電路設(shè)計(jì)中的核心內(nèi)容，基準(zhǔn)電壓源有很多的實(shí)現(xiàn)方式，比如：齊納基準(zhǔn)電壓源、E/D NMOS基準(zhǔn)電壓源、XFET基準(zhǔn)源和帶隙基準(zhǔn)源。隨著集成電路的發(fā)展，帶隙基準(zhǔn)的電壓源是用得最廣泛且非常成功的一種電路結(jié)構(gòu)，帶隙基準(zhǔn)電壓源由于其輸出電壓與電源電壓，工藝參數(shù)和溫度的關(guān)系很小，且結(jié)構(gòu)簡(jiǎn)單，在A/D，D/A等集成電路設(shè)計(jì)中，高性能的帶隙基準(zhǔn)電壓源的設(shè)計(jì)十分關(guān)鍵。目前，工程上常采用高階補(bǔ)償和運(yùn)用共源共柵技術(shù)，來提升電路的溫度系數(shù)和PSRR[1-2]。

文中設(shè)計(jì)了一種采用共源共柵電流鏡和負(fù)反饋技術(shù)的低溫度系數(shù)，高電源抑制比的帶隙基準(zhǔn)電壓源。其在-40~100℃的溫度變化范圍內(nèi)，有很好的溫度系數(shù)。在低頻，PSRR達(dá)到了100 dB。

1 電路設(shè)計(jì)

1.1 帶隙基準(zhǔn)原理

為了得到與溫度無關(guān)的電壓源，其基本思路是將具有負(fù)溫度系數(shù)的電壓與具有正溫度系數(shù)的電壓相加，他們的結(jié)果就能夠去除溫度的影響，實(shí)現(xiàn)接近零溫度系數(shù)的工作電壓。

如圖1，2個(gè)雙極性晶體管工作在不同的工作電流時(shí)，基極—發(fā)射極電壓差ΔVBE正比于絕對(duì)溫度。?。?/p>

圖1 基準(zhǔn)電壓源核心電路Fig.1 Core circuit of the bandgap reference source

式中，熱電壓VT有正的溫度系數(shù)大約為0.086 mV/K，有負(fù)的溫度系數(shù)為-2 mV/K，N為Q2、Q1發(fā)射極面積之比[3]。Vref=VBE+kVT，可見，可以通過調(diào)節(jié)電阻值的比例可以得到一個(gè)合適的k，來獲得一個(gè)理論上與溫度無 關(guān)的基準(zhǔn)電壓?；鶞?zhǔn)電壓的近似值是半導(dǎo)體硅的帶隙電壓，所以稱之為帶隙基準(zhǔn)[4]。

1.2 具體實(shí)現(xiàn)電路

基于上述原理，本文利用CMOS工藝設(shè)計(jì)的帶隙基準(zhǔn)整體電路如圖2所示，包括帶隙基準(zhǔn)核心電路，PSRR增強(qiáng)電路，誤差放大器等等。

1.3 基準(zhǔn)源核心電路

為了得到較低的基準(zhǔn)電壓，本設(shè)計(jì)采用banba結(jié)構(gòu)的帶隙基準(zhǔn)核心電路，輸出的基準(zhǔn)電壓大約為650 mV。帶隙基準(zhǔn)核心電路主要由PTAT產(chǎn)生電路和基準(zhǔn)電壓輸出部分組成，由圖 2：PTAT電流經(jīng)由 M4，M5，M9，M10組成的共源共柵電流鏡復(fù)制到基準(zhǔn)電壓輸出端，再由R4分壓可得一個(gè)輸出電壓，通過調(diào)節(jié)R4與R3的比例關(guān)系，來調(diào)節(jié)輸出電壓大小，通過調(diào)節(jié)R3與R2的比例系數(shù)來調(diào)節(jié)基準(zhǔn)電壓的溫度系數(shù)。具體分析如圖2。

圖2 高PSRR帶隙基準(zhǔn)主體電路Fig.2 High PSRR bandgap reference main circuit

當(dāng) PMOS 共源共柵管 M9～M4，M10～M5，M11～M6 有相同的尺寸時(shí)，分別通過它們的電流I1=I2=I3=I，同時(shí)有

由于放大器的作用：

1.4 PSRR增強(qiáng)電路

本文采用電壓預(yù)調(diào)制技術(shù)負(fù)反饋降低等效小信號(hào)電阻的方法來提高整個(gè)帶隙基準(zhǔn)源的PSRR，通過小信號(hào)分析，本設(shè)計(jì)中帶隙基準(zhǔn)的PSRR可以看作是電源電壓在基準(zhǔn)源輸出端的小信號(hào)分壓，為了獲得較高的PSRR應(yīng)該提高輸出節(jié)點(diǎn)到輸入電壓節(jié)點(diǎn)的小信號(hào)電阻，降低輸出節(jié)點(diǎn)到地的小信號(hào)電阻，降低輸出節(jié)點(diǎn)到地的小信號(hào)電阻有兩種方法，一種是增加并聯(lián)支路數(shù)，另一種是增加單支路的電流，即先對(duì)電壓采樣，然后放大并轉(zhuǎn)化為電流，再注入采樣電壓，這樣電壓線上就疊加了許多小信號(hào)電流，從而可以大大減小小信號(hào)電阻。本文采用第二種方法，具體分析，如圖所示。

其中，M0，M1，M13.M12，M2，M7，M14，M3，M8，M15 構(gòu)成電壓預(yù)調(diào)制模塊，其中：

其中Zo1為F點(diǎn)輸出阻抗，Ids14可表示為：

ro3為 M6 輸出阻抗， 一般有 Ids7＞＞Ids11，Vreg＞＞VA則 M12 將VF轉(zhuǎn)化為小信號(hào)電流。

從而，我們可以得到Vreg點(diǎn)的等效輸出阻抗。

可見，通過引入負(fù)反饋的預(yù)調(diào)制技術(shù)，大大降低了運(yùn)放輸出端到地的小信號(hào)輸出阻抗。同時(shí)通過對(duì)帶隙核心電路使用共源共柵電流鏡增加到Vreg輸出端的小信號(hào)電阻，使得整體電路的PSRR進(jìn)一步增加。

1.5 高增益運(yùn)算放大器設(shè)計(jì)

為了使基準(zhǔn)源X，Y兩點(diǎn)盡可能被鉗位在同一個(gè)電壓值，要求放大器工作在深度負(fù)反饋，并且需要放大器有盡可能大的開環(huán)增益，同時(shí)由于高增益的放大器有助于提升整體電路的電源抑制比，本設(shè)計(jì)采用折疊—共源共柵放大器如圖3 所示[5－6]。

圖3 折疊共源共柵放大器Fig.3 The folded cascade operational amplifier circuit

第一級(jí)為折疊共源共柵跨導(dǎo)放大器，第二級(jí)為共源級(jí)放大器，由于PMOS輸入的折疊運(yùn)放的規(guī)模輸入范圍可以輕松擺到地，而PNP管VBE值大約為650 mV，除此之外PMOS輸入可以很好地降低噪聲輸入。整個(gè)電路的增益為：

其中第一級(jí)增益為：

第二級(jí)增益為：

米勒電容Cc和調(diào)零電阻Rc可以很好的保證電路工作在穩(wěn)定狀態(tài)。除此之外，版圖設(shè)計(jì)中應(yīng)該盡量考慮運(yùn)放的輸入對(duì)管的匹配，從而盡可能減小失配帶來的失調(diào)電壓對(duì)電路性能的影響。

2 電路仿真與討論

基于CSMC0.5 μm工藝參數(shù)，用Spectre軟件對(duì)電路進(jìn)行模擬，圖4所示分別是帶隙基準(zhǔn)的電源抑制比曲線和溫度特性曲線，可見在低頻段電路有很高的電源抑制比，在1 kHz的頻率，電路的電源抑制比達(dá)到了100 dB，較傳統(tǒng)結(jié)構(gòu)的帶隙基準(zhǔn)電路高出30 dB。溫度特性曲線可知，在環(huán)境溫度從-40~100℃變化時(shí)，輸出電壓變化僅為1.7 mV，經(jīng)計(jì)算，基準(zhǔn)的溫度系數(shù)為℃。圖5自上而下所示分別為基準(zhǔn)電壓Vref在30℃，60℃，90℃條件下隨VDD變化的波動(dòng)，在3~5 V電壓變化的范圍內(nèi)，ΔVref在不同的溫度條件下，變化值均小于2 mV可見，本設(shè)計(jì)有很好的電壓線性度和溫度特性。

圖4 帶隙基準(zhǔn)的電源抑制比與溫度特性Fig.4 PSRR characteristics and temperature curve of the proposed circuit

圖5 電壓變化特性曲線Fig.5 Characteristic curve of voltage variations

3 結(jié) 論

本文通過對(duì)帶隙基準(zhǔn)基本原理的分析，基于CSMC0.5 μm工藝設(shè)計(jì)的高電源抑制比帶隙基準(zhǔn)電路，在工作電壓2.5~5 V的范圍內(nèi)，有很好的線性度，利用負(fù)反饋環(huán)路技術(shù)，在1.25×10-5℃的溫度系數(shù)下，得到了高于100 dB的電源抑制比。本文帶隙基準(zhǔn)電路可以應(yīng)用于高電源抑制比的LDO電路中，輸出電壓低，也十分適合為低壓電路供電。

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