王嘉成，于 鵬

(西安電子科技大學(xué) 電子工程學(xué)院，陜西 西安710126)

在工業(yè)控制、測(cè)試測(cè)量、數(shù)字信號(hào)處理等領(lǐng)域，移相信號(hào)均有著廣泛的應(yīng)用。隨著電子技術(shù)的發(fā)展，信號(hào)的速度和精度都得到了大幅提高，因此對(duì)信號(hào)源的頻率精度和穩(wěn)定度等提出了更高的要求，傳統(tǒng)的移相信號(hào)發(fā)生器需使用LC或RC等模擬振蕩電路實(shí)現(xiàn)，該電路受環(huán)境如溫度等因素的影響較大，性能不穩(wěn)定，且參數(shù)不宜更改，給維護(hù)帶來(lái)不便。而近年來(lái)，電子工藝的不斷進(jìn)步，使得直接數(shù)字頻率合成器(Direct Digital Frequency Synthesis，DDS)得到了飛速發(fā)展，其具有以下特點(diǎn):(1)全數(shù)字結(jié)構(gòu)的開(kāi)環(huán)系統(tǒng)，控制靈活，且無(wú)反饋環(huán)節(jié)，頻率轉(zhuǎn)換時(shí)間短，因此速度較快。(2)相對(duì)帶寬寬、頻率分辨率高。(3)可編程，可產(chǎn)生寬帶正交信號(hào)及其他多種調(diào)制信號(hào)。(4)頻率分辨率高。因此該種信號(hào)產(chǎn)生技術(shù)得到了廣泛應(yīng)用，眾多廠商已經(jīng)生產(chǎn)出DDS專(zhuān)用芯片。除此之外，由于FPGA芯片集成度的提高，在FPGA芯片內(nèi)部實(shí)現(xiàn)DDS也成為提高性?xún)r(jià)比的實(shí)現(xiàn)方案［1－2］。

文中基于DDS原理，在FPGA上實(shí)現(xiàn)移相信號(hào)的產(chǎn)生，由于采用嵌入式存儲(chǔ)器塊來(lái)存儲(chǔ)波形數(shù)據(jù)，因此只需簡(jiǎn)單的外圍電路如D/A、放大器等的配合即可實(shí)現(xiàn)移相信號(hào)發(fā)生功能。該設(shè)計(jì)方案簡(jiǎn)單、成本低廉、易于實(shí)現(xiàn)。

1 基于DDS的移相信號(hào)發(fā)生原理

對(duì)于正弦信號(hào)，其輸出可用下式表示

其中，fout為輸出信號(hào)的頻率;φ為相移。

因此，輸出頻率為

因此，輸出的離散時(shí)間正弦信號(hào)可描述為

通過(guò)上述推導(dǎo)，只需同步于時(shí)鐘fclk對(duì)相位增量進(jìn)行累加運(yùn)算，再加入一個(gè)相位偏移值φ，便可得到信號(hào)的當(dāng)前相位值。且K的大小決定了當(dāng)前信號(hào)的輸出頻率，并成正比關(guān)系，因此K被稱(chēng)為頻率控制字。相位偏移量的大小由φ決定，當(dāng)φ=0時(shí)，相位累加器的輸出無(wú)需再與相位控制字相加，即無(wú)需再進(jìn)入相位調(diào)制器，直接輸出給查找表即可。

查找表完成相位到幅度的轉(zhuǎn)換，即對(duì)于輸入的相位φ，輸出相應(yīng)的Asin(φ)值。對(duì)于參考信號(hào)，其輸入是相位累加器的輸出;而對(duì)于同頻率的移相信號(hào)，該輸入為相位調(diào)制器的輸出。實(shí)際上，均是ROM的地址值。

同時(shí)，為提高系統(tǒng)的穩(wěn)定性，防止頻率控制字和相位控制字改變時(shí)干擾相位累加器和相位調(diào)制器的正常工作，在輸入處和加法器的輸出部分添加了一組同步寄存器，以保證數(shù)據(jù)的變化與系統(tǒng)時(shí)鐘同步。綜上所述，移相系統(tǒng)的核心原理框圖如1所示。

圖1 移相信號(hào)發(fā)生原理

若將ROM的地址線(xiàn)寬度設(shè)置為32位，系統(tǒng)時(shí)鐘fclk=200 MHz，則理論上可得到的最小輸出頻率也即頻率分辨率為

2 總體設(shè)計(jì)

該系統(tǒng)硬件電路主要由FPGA核心系統(tǒng)、D/A轉(zhuǎn)換器、低通濾波器構(gòu)成，在FPGA內(nèi)部實(shí)現(xiàn)DDS的移相功能，其是設(shè)計(jì)的核心，DAC和通過(guò)低通濾波器將FPGA輸出的數(shù)字值轉(zhuǎn)換為模擬信號(hào)，該系統(tǒng)的總體框圖如圖2所示。

圖2 系統(tǒng)總體框圖

3 電路設(shè)計(jì)與實(shí)現(xiàn)

3.1 系統(tǒng)的時(shí)鐘源

由于該DDS基本結(jié)構(gòu)的相位誤差對(duì)系統(tǒng)的時(shí)鐘特性有較大的依賴(lài)性，因此時(shí)鐘信號(hào)的特性對(duì)設(shè)計(jì)起到重要作用，設(shè)計(jì)采用精度較高的有源晶振作為外部時(shí)鐘源，并連接到FPGA的全局時(shí)鐘引腳上，由于該管腳在FPGA中已預(yù)備了時(shí)鐘樹(shù)，因此使用其可確保獲得最佳性能［3］，電路原理圖如圖3所示。

圖3 FPGA的外部時(shí)鐘源

由于本設(shè)計(jì)需200 MHz的采樣時(shí)鐘fclk，因此需利用Altera FPGA中自帶的嵌入式鎖相環(huán)ALTPLL，其與直接來(lái)自外部的時(shí)鐘相比，該種片內(nèi)時(shí)鐘可減少時(shí)鐘的延時(shí)和變形，并減少片外干擾;同時(shí)還可改善時(shí)鐘的建立時(shí)間及保持時(shí)間，是系統(tǒng)穩(wěn)定高速工作的重要保證。通過(guò)對(duì)外部時(shí)鐘信號(hào)進(jìn)行10倍頻，可得到200 MHz的片內(nèi)時(shí)鐘信號(hào)，所得PLL模塊如圖4所示。

圖4 PLL模塊

3.2 累加器的設(shè)計(jì)

累加器是整個(gè)系統(tǒng)的核心部分，其速度與性能影響著整個(gè)系統(tǒng)。為提高加法器的運(yùn)行速度上限，采用流水線(xiàn)設(shè)計(jì)來(lái)進(jìn)行優(yōu)化，該系統(tǒng)的相位字累加器和相位調(diào)制器的寬度均選擇為10 bit。由于10 bit加法器邏輯規(guī)模較大，此處僅給出4 bit的流水線(xiàn)加法器作為結(jié)構(gòu)示范，如圖5所示。

圖5 流水線(xiàn)加法器(4 bit)

3.3 正弦查找表的設(shè)計(jì)

ROM用來(lái)存儲(chǔ)波形數(shù)據(jù)，但考慮到所選FPGA器件的嵌入式存儲(chǔ)器的容量有限，如CycloneII系列容量從119 kHz～1.1 MHz不等，且受到D/A轉(zhuǎn)換器位寬的限制，單方面提高存儲(chǔ)容量無(wú)法提高系統(tǒng)的精度，因此在設(shè)計(jì)時(shí)要綜合考慮所選器件的容量和DAC位數(shù)的限制來(lái)選取ROM容量的大小，系統(tǒng)取地址線(xiàn)寬度為10 bit，一個(gè)周期存儲(chǔ)210=1 024個(gè)點(diǎn)，ROM表的存儲(chǔ)結(jié)構(gòu)為線(xiàn)性存儲(chǔ)，波形數(shù)據(jù)與地址的對(duì)應(yīng)關(guān)系如圖6所示?；诖朔N數(shù)據(jù)與地址的線(xiàn)性關(guān)系，可將累加器的輸出值直接作為地址信號(hào)。

圖6 ROM的存儲(chǔ)結(jié)構(gòu)

3.4 DAC轉(zhuǎn)換電路設(shè)計(jì)

圖7是信號(hào)輸出部分電路設(shè)計(jì)，圖中AD9117為14 bit精度的DAC，最大轉(zhuǎn)換速率可達(dá)125 MSample·s－1，能夠滿(mǎn)足系統(tǒng)需求;AD8130是270 MHz差分到單端接收器，具有良好的交流共模抑制特性，10 MHz時(shí)可達(dá)70 dB，有效抑制在模擬地與數(shù)字地之間的噪聲［4］。

圖7 AD9117連接圖

4 仿真與驗(yàn)證

設(shè)計(jì)采用芯片為Altera公司的CycloneII系列芯片EP2C5Q208C8，其具有兩個(gè)鎖相環(huán)，可提供多達(dá)8個(gè)的全局時(shí)鐘，同時(shí)內(nèi)嵌了120 kbit的存儲(chǔ)器和26個(gè)嵌入式乘法器，完全滿(mǎn)足系統(tǒng)需求。

在QuartusⅡ中，將以上設(shè)計(jì)的各模塊相連接，得到頂層模塊，調(diào)用Modelsim對(duì)其進(jìn)行仿真，得到的結(jié)果如圖8所示。

圖8 Modelsim仿真結(jié)果

仿真時(shí)將時(shí)鐘信號(hào)clk設(shè)置為500 kHz，頻率控制字freq_in分時(shí)依次設(shè)置為30、50、10，得到的參考信號(hào)和移相信號(hào)的周期從圖中可讀出為T(mén)out=68μs，即fout=1/68μs≈14.648 kHz，與理論結(jié)果相一致，且30、50、10相對(duì)應(yīng)的頻率成線(xiàn)性關(guān)系，當(dāng)頻率控制字改變時(shí)，波形連續(xù)，頻率切換迅速，約為5個(gè)時(shí)鐘周期即10μs。相位控制字為10 bit，當(dāng)輸入為512時(shí)，對(duì)應(yīng)的波形與參考波形相比，具有180°的相移，通過(guò)改變相位控制字的大小，可方便地改變相移的大小，因此系統(tǒng)能輸出具有相同頻率不同相位的兩路信號(hào)。

5 結(jié)束語(yǔ)

文中介紹了一種基于FPGA的移相信號(hào)的設(shè)計(jì)和實(shí)現(xiàn)方法，以DDS為基本原理，在單片F(xiàn)PGA內(nèi)部實(shí)現(xiàn)各個(gè)功能，根據(jù)實(shí)際需要配合符合要求的DAC轉(zhuǎn)換電路，即可實(shí)現(xiàn)高精度移相信號(hào)的發(fā)生功能。同時(shí)本設(shè)計(jì)的成本較低，外圍電路簡(jiǎn)單，只需修改ROM中的波形數(shù)據(jù)，即可發(fā)生任意波形的移相信號(hào)，且便于維護(hù)和修改，實(shí)用性較強(qiáng)。

［1］ 王旭東，潘明海.數(shù)字信號(hào)處理的FPGA實(shí)現(xiàn)［M］.北京:清華大學(xué)出版社，2011.

［2］ 潘松，黃繼業(yè)，潘明.EDA技術(shù)實(shí)用教程［M］.北京:科學(xué)出版社，2010.

［3］ 華清遠(yuǎn)見(jiàn)嵌入式培訓(xùn)中心.FPGA應(yīng)用開(kāi)發(fā)入門(mén)與典型實(shí)例［M］.北京:人民郵電出版社，2008.

［4］Analog Devices Inc.AD9117［M］.MA USA:Norwood Analog Devices Inc，2008.