龐少龍，馬志剛，吳子賢

(西安電子科技大學 電子工程學院，陜西 西安710071)

隨著軟件無線電技術被廣泛應用于蜂窩通信及各種軍用和民用的無線通信系統(tǒng)中。作為軟件無線電接收機的核心技術，數(shù)字下變頻技術也得到普遍應用。

傳統(tǒng)的數(shù)字下變頻器(DDC)結(jié)構包括數(shù)控振蕩器(Numerical Controlled Oscillator，NCO)、混頻器、低通濾波器和抽取器。其實現(xiàn)方法占用FPGA資源多，運算復雜程度高，功耗高而效率低。因此常見的高效DDC實現(xiàn)方法采用了多相抽取濾波結(jié)構，在濾波運算前就降低了數(shù)據(jù)的采樣速率，減輕了后續(xù)濾波環(huán)節(jié)的運算負擔，降低了DDC運算復雜度和功耗。本文基于多相抽取濾波的高效結(jié)構，給出了一種更加簡化高效的寬帶DDC實現(xiàn)方法。

用現(xiàn)場可編程陣列(FPGA)來實現(xiàn)數(shù)字下變頻器有許多好處。FPGA在硬件上具有較強的穩(wěn)定性和較高的運算速度，在軟件上具有可編程的特點，可以根據(jù)不同的系統(tǒng)要求，采用不同的結(jié)構來完成相應的功能，便于進行系統(tǒng)功能擴展和性能升級。

1 數(shù)字下變頻器原理

1.1 典型數(shù)字下變頻器

典型的數(shù)字下變頻的實現(xiàn)框圖如圖1所示。采樣數(shù)據(jù)輸入后與兩個正交的本振序列相乘，再通過數(shù)字低通濾波濾除帶外信號，便可以得到基帶的正交基帶分量I和Q。

圖1 典型數(shù)字下變頻系統(tǒng)實現(xiàn)框圖

圖1中低通濾波器和后接的抽取器一起構成了標準的抽取系統(tǒng)，通常采用多相濾波結(jié)構來實現(xiàn)。如果抽取因子D很大，低通濾波器所需的階數(shù)又較高時，實現(xiàn)這種單級多相濾波結(jié)構則比較困難，必須采用多級抽取實現(xiàn)。

1.2 基于多相濾波結(jié)構的數(shù)字正交變換下變頻器

此種基于多相濾波的數(shù)字正交變換新方法，該方法不僅不需要正交本振，而且后續(xù)數(shù)字低通濾波器階數(shù)也較低，用FPGA實現(xiàn)相對簡單。

即，x'BI(n)和x'BQ(n)兩個序列分別是同相分量xBI(n)和xBQ(n)的2倍抽取過程，實現(xiàn)過程如2圖所示。

圖2 正交變換的多相濾波實現(xiàn)

容易證明，x'BI(n)和x'BQ(n)的數(shù)字普為

也就是說，由于采取了奇偶抽取，導致運算結(jié)果在時域上相差了半個采樣點，這種時間上的“對不齊”可以采樣兩個延時濾波器實現(xiàn)，且兩個延時濾波器滿足以下條件

實際上，HQ(ejω)和H1(ejω)就是抽取濾波器中第奇數(shù)個濾波器系數(shù)和第偶數(shù)個濾波器系數(shù)。因此，只需按照濾波器的設計方法求出濾波器系數(shù)，并以此提取奇數(shù)個濾波器系數(shù)和偶數(shù)個濾波器系數(shù)即可。由于HQ(ejω)和H1(ejω)主要被用于調(diào)節(jié)序列的延時關系，并不用于對采樣信號濾波，因此，HQ(ejω)和H1(ejω)只需要很低的濾波器階數(shù)［1］。

2 數(shù)字下變頻器的FPGA實現(xiàn)

此處以一種雷達數(shù)字中頻接收機為例來說明基于多相濾波正交變換結(jié)構的數(shù)字下變頻在FPGA上的實現(xiàn)。輸入信號為中頻500 MHz，帶寬分別為100 MHz、20 MHz、2 MHz、點頻，脈沖寬度20μs的線性調(diào)頻信號。該信號經(jīng)過A/D變換后送入FPGA進行數(shù)字下變頻。選用FPGA型號為Altera公司Arria GX系列的EP1AGX60。用一片EP1AGX60配合軟件設計即可實現(xiàn)此DDC的全部功能。ADC與DDC的系統(tǒng)框圖如圖3所示。

圖3 ADC與DDC的系統(tǒng)框圖

2.1 兩倍抽取降速的FPGA實現(xiàn)

依據(jù)多相濾波正交變換的結(jié)構首先應將400 MHz數(shù)據(jù)率的12位數(shù)據(jù)進行兩倍抽取。因為ADC提供給FPGA的全局時鐘為200 MHz，做兩倍抽取可以將200 MHz的雙沿數(shù)據(jù)轉(zhuǎn)換為兩路單沿200 MHz的數(shù)據(jù)，達到初步降速的目的［2－3］。具體實現(xiàn)采用DDIO雙沿采數(shù)的IP核，其邏輯框圖如圖4所示。

其工作時序如圖5所示，每個時鐘周期DDIO模塊輸出的兩個12位數(shù)據(jù)dataout_h［11..0］與dataout_l［11..0］為本時鐘周期上升沿和上個時鐘下降沿所采集到的兩個12位數(shù)據(jù)An和Bn。

圖4 DDIO兩倍抽取降速框圖

圖5 DDIO兩倍抽取降速時序圖

2.2 數(shù)控振蕩器(NCO)模塊的FPGA實現(xiàn)

數(shù)控振蕩器(Numerically Controlled Oscillator，NCO)的作用是產(chǎn)生正弦、余弦樣本。頻率較低時要產(chǎn)生NCO的正余弦樣本，可以用實時計算的方法。但在超高速采樣的情況下，實時計算方法實現(xiàn)起來比較困難，所以NCO一般采用直接數(shù)字合成(DDS)的方法實現(xiàn):通過相位累加器得到相位值，將相位值截短后查正弦/余弦表，得到所需的正弦/余弦值。相位值截短和生成正弦/余弦表時的幅度量化均會帶來噪聲［5］。

在一些特定情況下，選用合適的采樣率，能夠不使用直接數(shù)字合成(DDS)而用固定系數(shù)來產(chǎn)生正弦、余弦樣本。這樣不僅避免了相位值截短和幅度量化帶來的噪聲，同時實現(xiàn)起來相對容易，占用的FPGA資源少。本系統(tǒng)即是用固定系數(shù)來產(chǎn)生正弦、余弦樣本［6］。

為將信號頻譜搬移到基帶，根據(jù)式(6)，將NCO及乘法器部分簡化，只通過信號取反來產(chǎn)生。即I路數(shù)據(jù)為原始數(shù)據(jù)經(jīng)DDIO接收后的其中一路數(shù)據(jù)乘以(－1)n;Q路數(shù)據(jù)為原始數(shù)據(jù)經(jīng)DDIO接收后的其中一路數(shù)據(jù)乘以(－1)n。對I、Q錄數(shù)據(jù)進行乘以(－1)n的操作后，輸出的兩路數(shù)據(jù)就為正交變換后的數(shù)據(jù)，如圖6所示。

2.3 平衡相位濾波器的FPGA實現(xiàn)

圖6 NCO與乘法器模塊

當信號經(jīng)過NCO與乘法器模塊后，I路數(shù)據(jù)與Q路數(shù)據(jù)在時域上會相差半個采樣點，這半個延遲差是由于采用奇偶抽取所引起的，所以采用兩個時延濾波器加以校正。將兩路數(shù)據(jù)分別通過兩個32階的抽取濾波器，輸出即為I和Q兩路基帶數(shù)據(jù)。其濾波器系數(shù)分別為原型32階濾波器的第奇數(shù)個和第偶數(shù)個系數(shù)，用于調(diào)節(jié)兩路信號的相差。該濾波器采用Altera公司提供的FIR IP核實現(xiàn)，F(xiàn)PGA邏輯如圖7所示。

圖7 平衡相位濾波器

該平衡相位濾波器的具體設計采用基于窗函數(shù)的“漢明窗”設計方法，采用Matlab的fdatool設計工具完成，其設置參數(shù)如圖8所示。將生成的濾波器系數(shù)導入到FPGA的FIR IP核中。

圖8 平衡相位濾波器參數(shù)設置

在FPGA中平衡相位濾波器FIR IP核的配置如圖9所示。

2.4 抽取濾波器的FPGA實現(xiàn)

圖9 平衡相位濾波器的配置

抽取濾波器為64階，其實現(xiàn)如圖10所示。采用直接型結(jié)構，輸入數(shù)據(jù)分別和相應的系數(shù)相乘，然后通過流水線加法器將結(jié)果進行累加輸出。

濾波器設計采用基于最優(yōu)化設計方法，采用Matlab的fdatool設計工具完成。對于20 MHz的帶寬，截至頻率設置為14 MHz;對于2 MHz的帶寬，截至頻率設置為4 MHz;對于2點頻帶寬，截至頻率設置為2.9 MHz，其他參數(shù)設置相同，如圖11所示。

圖11 100 MHz帶寬信號抽取濾波器參數(shù)設置

濾波器的實現(xiàn)采用Altera提供的IP核，具有穩(wěn)定、速度快、效率高、使用配置方便且直觀的優(yōu)點。Reload_fir為系數(shù)可重載濾波器，根據(jù)BW控制字的不同，選擇不同的濾波器系數(shù)，從而實現(xiàn)不同的帶寬選擇。Para_cnt為抽取使能控制，根據(jù)不同的帶寬，選擇不同的抽取倍數(shù)，并使其輸出信號作用于D觸發(fā)器的使能端口，實現(xiàn)抽取功能。

3 DDC實驗結(jié)果

DDC功能測試連接如圖13所示，采用Matlab產(chǎn)生2 048個標準的寬帶中頻信號數(shù)據(jù)，并把產(chǎn)生的中頻數(shù)據(jù)存儲到FPGA的ROM中，作為DDC邏輯的數(shù)據(jù)源。然后通過SignalTap對數(shù)字下變頻邏輯的運算結(jié)果進行存儲并分析。

圖12 可重載濾波器的配置

圖13 DDC功能測試連接圖

為觀測方便，產(chǎn)生501 MHz的單頻數(shù)據(jù)存放于測試ROM中，對DDC的輸出結(jié)果實時進行監(jiān)控，帶寬(BW)20 MHz時輸出結(jié)果如圖14所示。

圖14 DDC功能測試結(jié)果(BW=20 MHz)

輸入信號頻率為501 MHz，由理論分析可知，經(jīng)DDC后輸出信號頻率為1 MHz。圖14中，dai和daq為經(jīng)過第一級平衡濾波器后的I路和Q路輸出結(jié)果，idata和qdata為最終的結(jié)果，此時信號速率為20 MHz，對應圖中波形每個周期有20個采樣點。

4 結(jié)束語

介紹了一種運用FPGA設計基于多相濾波正交變換結(jié)構的數(shù)字下變頻器的新方法，它能夠較好地降低濾波器的階數(shù)，同時運用FPGA內(nèi)部IP核實現(xiàn)FIR濾波器以提高設計效率。通過改變軟件設計改變數(shù)字下變頻器的要求，具有較好的可擴展性與靈活性。

［1］ 楊小牛，樓才義，徐建良.軟件無線電原理與應用［M］.北京:電子工業(yè)出版社，2001.

［2］ 高志成，肖先賜.寬帶數(shù)字下變頻的一種高效實現(xiàn)結(jié)構［J］.電子與信息學報，2001，23(3):255－260.

［3］WHITE S A.Applications of distributed arithmetic to digital signal processing:a tutorial review［J］.IEEE ASSP Magazine，1989，6(3):6－19.

［4］ 張希良.基于下頻技術的軟件無線電數(shù)字濾波器研究［D］.濟南:山東大學，2012.

［5］ 劉瀛祺，金力軍，陳吉鋒.軟件無線電中抽取濾波器的研究與FPGA實現(xiàn)［J］.電子科技，2006(7):38－42.