摘 要：本文采用高性能，高集成度的FPGA+DSP的視頻采集處理方案，以國際先進的H.264標準作偽傳輸標準搭配DM642以提高視頻信號的壓縮率。設計主要借助高速CCD，高速AD9280模數(shù)轉換芯片，F(xiàn)PGA+DSP結構來實現(xiàn)一個視頻采集系統(tǒng)的高速處理。

關鍵詞：視頻采集 H.264 離散余弦變換 DSP+FPGA

中圖分類號：TP393 文獻標識碼：A 文章編號：1672-3791（2012）12（c）-0019-02

隨著人們對視頻數(shù)據(jù)的要求越來越高，高清晰、實時性視頻數(shù)據(jù)量越來越大，視頻的實時處理難度也在逐漸增大。作為信息獲取的一個關鍵環(huán)節(jié)，高速數(shù)據(jù)采集與處理系統(tǒng)的研究越來越受到人們的關注。

1 高速視頻傳輸系統(tǒng)原理

本文集CCD，AD9280，DSP（DM642）+FPGA（EP1C6 T144C8）于一體的高速視頻采集系統(tǒng)的設計方法。

基本工作原理：高速CCD捕捉光信號經(jīng)過處理系統(tǒng)上電后，把光信號轉化成模擬電信號并傳至AD9280，AD9280完成A/D轉換，數(shù)字信號通過DM642視頻處理器按H.264標準進行編碼，然后通過SPI總線送入FPGA中進行處理，DSP完成數(shù)字信號處理工作，最后由驅動電路驅動激光器發(fā)光將信號發(fā)射出去。系統(tǒng)原理框圖如圖1所示。

2 各部分說明

2.1 CCD

采用高速CCD攝像頭作為視頻輸入端是本設計所追求的高速體現(xiàn)之一。CCD視頻輸出PAL制模擬視頻信號，需要進行數(shù)字壓縮編碼將模擬信號數(shù)字化，視頻處理結構框圖如圖2所示。

2.2 AD9280

視頻處理系統(tǒng)的重要部分—— 視頻解碼模塊（AD9280）。它是單芯片，單電源，8bit，32msps模數(shù)轉換器，中頻亞采樣高達135 MHz，可工作在2.7～5.5 V單電源范圍，采樣信道輸入頻率可以超過奈奎斯特頻率。此芯片的應用也是實現(xiàn)高速處理的重要一步。圖3揭示了鉗位工作需要的外部控制信號。

AD9280輸入電容大小是由捕獲時間和鉗位間隔的最小電壓確共同定電壓降根據(jù)計算，t是嵌位間隔時間。

2.3 DM642

DM642全名TMS320DM642，是TI公司C6000系列DSP中最新的定點DSP。其特點是當工作在720M赫茲的時鐘頻率下，其處理性能最高可達5760 m/s，高度的靈活性和可編程性，外圍集成了非常完整的音頻、視頻和網(wǎng)絡通信等設備及接口。通過利用DSP的超長指令字結構（VL1w）和流水線結構并綜合應用其它手段設計優(yōu)化程序，使系統(tǒng)模塊H.264編碼效率大大提高。

本系統(tǒng)采用高度壓縮數(shù)字視頻編解碼器標準-H.264。相對于MPEG一4、H.263等視頻壓縮標準，它具有更低的碼率、更高的圖像質量和更強的容錯能力[3]。H.264標準采用4∶2∶0 YUV格式輸入，其最大的優(yōu)勢是具有很高的數(shù)據(jù)壓縮比率，圖像流暢的質量也很高。H.264對幀內(nèi)或幀間預測殘差進行離散余弦變換編碼變換（DCT）。其二維離散余弦變換公式為：

二維離散余弦逆變換表示為：

（x，y=0，1，2……N-1）

2.4 激光器調(diào)制部分說明

FPGA在高速數(shù)據(jù)采集方面有單片機和DSP無法比擬的優(yōu)勢：時鐘頻率高，內(nèi)部時延小；全部控制邏輯由硬件完成，速度快，效率高；組成形式靈活，可以集成外圍控制、譯碼和接口電路[4]。對于信號處理部分（這里采用FPGA軟件編程）選用EP1C6 T144C8，它可以為CCD提供工作所需要的驅動時序，同時接受經(jīng)過A/D轉換的CCD輸出圖像數(shù)據(jù)。EP1C6 T144C8將經(jīng)編碼變換后的數(shù)字信號經(jīng)過由FPGA的軟件編程程序進一步進行信號處理后，再把處理好的信號直接傳給半導體激光器以此來完成視頻信號的高速采集。

3 實驗結果

系統(tǒng)接收部分ModelSim仿真圖如圖4所示。

4 結語

本設計的高速重點體現(xiàn)在高速CCD，中頻亞采樣高達135 MHz的AD9280模數(shù)轉換芯片以及高壓縮率的DM642芯片的使用上。實驗結果測得采樣頻率約可150 m/s，編碼效率較高，圖像失真效果不明顯，達到了實時圖像處理的要求。視頻圖像采集是視頻信號處理系統(tǒng)的前端部分，正在向高速、高分辨率、高集成化、高可靠性方向發(fā)展。

參考文獻

[1]王文武，曹治國，張貴清.基于FPGA和DSP的并行數(shù)據(jù)采集系統(tǒng)的設計[J].微計算機信息，2004（11）：21-23.

[2]柴聰嫻.基于DM642的視頻圖像采集壓縮傳輸[J].大眾科技，2011（1）.

[3]楊永志，曾慶立.基于FPGA+DSP的高速數(shù)據(jù)采集系統(tǒng)設計[J].吉首大學學報，2009（4）.