唐心亮，劉克智，王林鋒

（1.河北科技大學(xué)人事處，河北石家莊 050018；2.河北工業(yè)大學(xué)微電子技術(shù)與材料研究所，天津300130；3.渤海石油職業(yè)學(xué)院，河北任丘 062550）

一種高性能全差分運(yùn)算放大器的設(shè)計(jì)

唐心亮1，2，劉克智3，王林鋒2

（1.河北科技大學(xué)人事處，河北石家莊 050018；2.河北工業(yè)大學(xué)微電子技術(shù)與材料研究所，天津300130；3.渤海石油職業(yè)學(xué)院，河北任丘 062550）

設(shè)計(jì)了一種具有高增益、大帶寬的全差分折疊式共源共柵增益自舉運(yùn)算放大電路，適用于高速高精度流水線模數(shù)轉(zhuǎn)換器余量增益電路（MDAC）的應(yīng)用，增益自舉運(yùn)算放大器的主放大器和子放大器均采用折疊式共源共柵差分結(jié)構(gòu)，并且主放大器采用開關(guān)電容共模反饋來穩(wěn)定輸出電壓，該放大器工作在5.0 V電源電壓下，單端負(fù)載為2 p F，采用華潤(rùn)上華（CSMC）0.5μm 5 V CMOS工藝對(duì)電路進(jìn)行仿真測(cè)試，結(jié)果顯示該運(yùn)放的直流增益可達(dá)到126.3 dB，單位增益帶寬為316 MHz。精度為0.01%時(shí)的建立時(shí)間為4.3 ns。

流水線ADC；增益自舉；折疊共源共柵；采樣電路

隨著無線通信技術(shù)的飛速發(fā)展，模擬系統(tǒng)對(duì)模數(shù)轉(zhuǎn)換器的性能提出了越來越高的要求，因而高性能模數(shù)轉(zhuǎn)換器的設(shè)計(jì)與實(shí)現(xiàn)已成為混合集成電路設(shè)計(jì)中的核心問題。在眾多類型的模數(shù)轉(zhuǎn)換器中Pipelined ADC以其優(yōu)良的性能得以廣泛地研究和應(yīng)用，而運(yùn)算放大器是ADC中的關(guān)鍵模塊，其有限的直流增益、有限建立時(shí)間、輸入失調(diào)、噪聲等都對(duì)增益余量放大電路（MDAC）的輸出有很大影響，進(jìn)而影響ADC的整體性能，例如，運(yùn)算放大器有限的直流增益會(huì)限制ADC的分辨率和信噪比，運(yùn)算放大器有限的建立時(shí)間會(huì)限制ADC的速度。因此需要高增益、大帶寬、大擺率和大輸出擺幅的運(yùn)算放大器。

相對(duì)于單端輸出運(yùn)放，全差分運(yùn)放有以下優(yōu)點(diǎn)：具有相對(duì)于單短輸出2倍的輸出擺幅、對(duì)共模噪聲的抑制；消除偶次諧波失真［1］。運(yùn)算放大器作為模擬電路的主要模塊采用全差分結(jié)構(gòu)，要使運(yùn)放具有高精度和高速度是非常矛盾的，因?yàn)楦呔纫筮\(yùn)放具有高的直流增益，而高速度要求運(yùn)放具有大的單位增益帶寬。在運(yùn)算放大器的設(shè)計(jì)中，單端結(jié)構(gòu)的運(yùn)放具有大的增益帶寬，主要有折疊式共源共柵結(jié)構(gòu)和套筒式結(jié)構(gòu)。

套筒式結(jié)構(gòu)可以提供較高的增益和大的閉環(huán)帶寬，但是其輸出擺幅很小。由于有大共模輸入范圍和輸出擺幅，折疊式共源共柵運(yùn)放可以很容易將輸入輸出短接實(shí)現(xiàn)單位增益，較容易檢測(cè)輸入共模電平［2］。采用增益自舉結(jié)構(gòu)的全差分折疊式共源共柵運(yùn)算放大器可以實(shí)現(xiàn)高速高精度的要求。本文采用增益自舉技術(shù)設(shè)計(jì)了應(yīng)用于10位高速Pipelined ADC的高性能全差分折疊式共源共柵運(yùn)算放大器，并對(duì)其進(jìn)行了仿真和測(cè)試。

1 增益自舉技術(shù)

圖1為增益自舉結(jié)構(gòu)原理圖，其中M1和M2構(gòu)成主運(yùn)算放大器，A為子運(yùn)算放大器，其放大倍數(shù)為A，放大器A驅(qū)動(dòng)M2的柵極，迫使M1的漏端電壓與參考電壓Vref相等。當(dāng)M2的源級(jí)變化ΔV時(shí)，M2的柵源電壓變化（1＋A）ΔV，這就相當(dāng)于M2的跨導(dǎo)增加了（1＋A）倍，從而迫使輸出電壓的變化對(duì)M1漏端電壓的影響減?。?］。這樣輸出電阻Rout的大小幾乎是常規(guī)共源共柵結(jié)構(gòu)輸出阻抗的A倍。未采用增益自舉結(jié)構(gòu)的放大器直流增益為

比較式（1）和式（2）可知，增益自舉運(yùn)放的直流增益提高了輔助運(yùn)放的放大倍數(shù)，同時(shí)不影響運(yùn)放的帶寬和穩(wěn)定性，消耗的功耗也較少。

圖1 增益自舉技術(shù)Fig.1 Gain-boosted technology

2 運(yùn)放的設(shè)計(jì)和優(yōu)化

2.1 運(yùn)放的結(jié)構(gòu)實(shí)現(xiàn)

在眾多的OTA結(jié)構(gòu)中，套筒式結(jié)構(gòu)作為單極結(jié)構(gòu)具有最好的穩(wěn)定性和最快的速度，但是其輸出擺幅受限，很難使輸入和輸出短接在一起，而折疊式共源共柵結(jié)構(gòu)具有更大的輸出擺幅，更容易檢測(cè)輸入電平，所以應(yīng)用比較廣泛，本電路的主運(yùn)放采用折疊共源共柵結(jié)構(gòu)［4］，其結(jié)構(gòu)如圖2所示。

主運(yùn)放輸入管采用PMOS管，主要是由于在n阱CMOS工藝中，PMOS管的襯底可以與其源端相連，不存在襯偏效應(yīng)，因此線性度較好。由于折疊點(diǎn)采用NMOS管，且NMOS管的遷移率大約是PMOS管的3倍，所以在同一支路流經(jīng)相同電流時(shí)，采用的NMOS管的尺寸小于PMOS管的尺寸，所以在相應(yīng)的折疊點(diǎn)處的寄生電容比較小，使得次極點(diǎn)較遠(yuǎn)，有較好的頻率特性。襯底噪聲對(duì)PMOS管的影響較小，并且輸入采用PMOS管優(yōu)化了1／f噪聲。

圖2中，A1和A2作為輔助運(yùn)放，其作用通過輔助運(yùn)放來調(diào)節(jié)M1（M2）和M7（M8）漏端的電壓，進(jìn)而增加M1（M2）和M7（M8）漏端的輸出阻抗來增加運(yùn)放的直流增益［5］。

假設(shè)輔助運(yùn)放為一個(gè)單極點(diǎn)系統(tǒng)，其增益為Aaux＝Gaux／（1＋Paux），并假設(shè)主運(yùn)放為一個(gè)單極點(diǎn)系統(tǒng)，出于系統(tǒng)穩(wěn)定性的要求，應(yīng)調(diào)節(jié)輔助運(yùn)放的頻率響應(yīng)特性使其3 d B帶寬大于主運(yùn)放，同時(shí)，由于輔助運(yùn)放和主運(yùn)放除主極點(diǎn)外在M3的源端共有一個(gè)次極點(diǎn)，且分別為2個(gè)運(yùn)放自身唯一的一個(gè)次極點(diǎn)，所以為了使系統(tǒng)穩(wěn)定，應(yīng)當(dāng)使此次極點(diǎn)的位置小于輔助運(yùn)放的單位增益帶寬（GBW），從而得到

圖2 運(yùn)放整體結(jié)構(gòu)Fig.2 Fully differential gain-boosted amp

出于穩(wěn)定性考慮，應(yīng)當(dāng)滿足βωP1＜ω1＜ωP2，其中ω1為輔助運(yùn)放的單位增益帶寬，ωP1為主運(yùn)放的單位增益帶寬，ωP2為主運(yùn)放的次極點(diǎn)，β為反饋系數(shù)。

2.2 輔助運(yùn)放結(jié)構(gòu)設(shè)計(jì)

圖3 輔助運(yùn)算放大器A1的電路圖Fig.3 Circuit diagram of boosting amp A1

圖3為輔助運(yùn)算放大器A1的電路圖。由于A1的共模輸入電平較低，選用PMOS管作為輸入對(duì)管，因?yàn)樵谳^低的共模輸入時(shí)PMOS管是導(dǎo)通的。因?yàn)樵谳o助運(yùn)放的輸出端負(fù)載電容較小，因此為了保證其帶寬不受影響，若采用共模反饋電路需采用較小的電容，這樣由溝道電荷注入和時(shí)鐘饋通效應(yīng)引起的非線性誤差更加明顯，同時(shí)連續(xù)時(shí)間電路共模反饋不影響輔助運(yùn)放的輸出擺幅，采用連續(xù)時(shí)間共模反饋電路可以使運(yùn)放的建立時(shí)間更短。圖3中右半部分為連續(xù)時(shí)間共模反饋的實(shí)現(xiàn)電路［6］。

輔助運(yùn)放A2的電路圖類似于A1，唯一不同的是輸入端采用NMOS管作為輸入對(duì)，這里不再贅述。

2.3 共模反饋電路的設(shè)計(jì)

差分放大電路能夠很好地抑制共模輸入噪聲和電源噪聲，并且能夠提供很大的輸出擺幅，但是，當(dāng)差分運(yùn)放工作在采樣保持電路的閉環(huán)狀態(tài)下時(shí)，放大器的高差分增益雖然能夠抑制差模信號(hào)，但是共模信號(hào)卻極易受到影響，放大器需要額外的共模反饋電路來控制共模輸出電壓［7］。

在差分高增益的運(yùn)算放大器中，當(dāng)差分運(yùn)放工作在反饋結(jié)構(gòu)中時(shí)，高的差模增益可以穩(wěn)定放大器的差模信號(hào)，但是其共模信號(hào)是懸浮的［8］。其輸出共模電平對(duì)器件的特性和適配非常敏感，即使由于適配所造成的電流誤差非常小，但是流經(jīng)運(yùn)放高的輸出電阻后也能產(chǎn)生很大的電壓降，導(dǎo)致運(yùn)放工作于非線性區(qū)。因此運(yùn)放需要共模反饋電路來穩(wěn)定其共模輸出電壓。共模反饋電路必須能夠補(bǔ)償環(huán)路建立時(shí)間以及保持電路結(jié)構(gòu)的穩(wěn)定性。

共模反饋電路通常分為2種結(jié)構(gòu)：開關(guān)電容共模反饋電路（CMFB）和連續(xù)時(shí)間共模反饋電路。相對(duì)于連續(xù)時(shí)間共模反饋電路，開關(guān)電容電路消耗的功耗小，因?yàn)槠涫窃陔p向不交疊時(shí)鐘的控制下工作的，并且具有較大的輸出擺幅，因此主運(yùn)放采用開關(guān)電容電路作為共模反饋電路［9］，其電路結(jié)構(gòu)如圖4所示。

圖4 開關(guān)電容共模反饋電路Fig.4 Switch capacitance common-mode feedback circuits

其中Clks和Clkh為雙相不重疊時(shí)鐘，Vcmfb為共模反饋控制電壓，其作用于主運(yùn)放的尾電流源，使其電流值隨Vcmfb的變化而得以調(diào)節(jié)。在Clks相位，C1和C2并聯(lián)，C2兩端的電壓也由C1決定，并在每個(gè)Clks相位進(jìn)行復(fù)位。在Clkh相位，C1被充電至Vcm～Vbias，電容C2將產(chǎn)生控制電壓Vcmfb，進(jìn)而穩(wěn)定運(yùn)放的輸出共模電平。輔助運(yùn)放采用連續(xù)時(shí)間共模反饋電路［10］，其電路結(jié)構(gòu)如圖4右端部分電路。

3 仿真結(jié)果

采用CSMC 0.5μm CMOS工藝對(duì)運(yùn)算放大器進(jìn)行仿真，電源電壓為5 V，共模輸入電壓為2.5 V，單端負(fù)載為2 p F。圖5為主運(yùn)放的幅頻相位圖，由圖5可得其直流增益為89.3 d B，相位裕度為89.3°，單位增益帶寬為325.25 MHz。圖6為輔助運(yùn)放A1的幅頻相位圖，由圖6可得A1的直流增益為51.3 dB，單位增益帶寬為242 MHz。相位裕度為60.34°。圖7為A2的幅頻相位圖，由圖7可得A2的直流增益為40.6 dB，單位增益帶寬為259.4 MHz，相位裕度為61.4°。圖8為整體全差分增益自舉運(yùn)算放大器的幅頻相位圖，由圖8可得，其直流增益為126 d B，單位增益帶寬為316 MHz，相位裕度為60.7°。

針對(duì)上述分析結(jié)果，在此基礎(chǔ)上進(jìn)行了版圖的驗(yàn)證和寄生參數(shù)的提取，并對(duì)其進(jìn)行了后端測(cè)試，測(cè)試結(jié)果如表1所示。

表1 運(yùn)放的測(cè)試結(jié)果Tab.1 Summary of measured results

4 結(jié) 語

應(yīng)用增益自舉技術(shù)，采用華潤(rùn)上華（CSMC）0.5μm 5 V CMOS工藝設(shè)計(jì)了一款增益自舉全差分運(yùn)算放大器，采用開關(guān)電容共模反饋技術(shù)，更高的共模抑制比和精度，增加了穩(wěn)定性，測(cè)試結(jié)果顯示，在5 V電源電壓供電的情況下，其開環(huán)增益可達(dá)到126.3 dB，相位裕度為60.7°，單位增益帶寬316 MHz，功耗僅為4.7 m W，該運(yùn)算放大器可用于高速Pipelined ADC和高性能采樣保持電路中。

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Design of high-performance fully differential operational amplifier

TANG Xin-liang1，2，LIU Ke-zhi3，WANG Lin-feng1
（1.Department of Human Resources，Hebei University of Science and Technology，Shijiazhuang Hebei 050018，China；2.Institute of Microelectronic Technology and Materials，Hebei University of Technology，Tianjin 300130，China；3.Bohai Petroleum Vocational College，Renqiu Hebei 062550，China）

In this paper，a high gain and high fully differential gain boosted operational fold cascade amplifier is proposed.The amplifier is designed for MDAC of pipelined analog-to-digital converter.Both the main amplifier and the boosted amplifier adopt fully differential fold-cascade structure.The main amplifier uses a switched capacitance common mode feedback circuit to stabilize the output.With 5.0 V power supply，this circuit is designed in CSMC 0.5μm CMOS process.Spectre simulation shows that the whole amplifier has the DC gain of 126.3 dB and the unity gain bandwidth of 316 MHz under 2 p F single ended load，and the settling time is 4.3 ns with an accuracy of 0.01%.

Pipelined ADC；gain-boosted；fold cascade；samplingcircuit

TN432

A

1008-1542（2012）01-0050-06

2011-09-10；責(zé)任編輯：李 穆

唐心亮（1977-），男，河北成安人，博士研究生，主要從事微電子技術(shù)與材料方面的研究。