李春偉

（北京華大九天軟件有限公司 北京 100102）

SOC設(shè)計(jì)SI分析優(yōu)化方法研究

李春偉

（北京華大九天軟件有限公司 北京 100102）

基于集成電路規(guī)模與設(shè)計(jì)工藝不斷發(fā)展的現(xiàn)狀，SI問題日益突出和嚴(yán)重。系統(tǒng)介紹了SOC設(shè)計(jì)SI的概念、分類及產(chǎn)生基理，根據(jù)電路工程設(shè)計(jì)經(jīng)驗(yàn)，重點(diǎn)闡述了在SOC設(shè)計(jì)SI的設(shè)計(jì)、優(yōu)化、分析方法，介紹了利用EDA設(shè)計(jì)工具在芯片設(shè)計(jì)過程中對(duì)SI進(jìn)行阻止、優(yōu)化、分析的流程及方法，并對(duì)各種設(shè)計(jì)優(yōu)化方法進(jìn)行了利弊的對(duì)比分析，對(duì)芯片設(shè)計(jì)提供了很好的指導(dǎo)，結(jié)合EDA工具及合理的設(shè)計(jì)流程方法能夠有效的保證芯片設(shè)計(jì)的良率和性能。

信號(hào)完整性；雙倍間距；功能噪聲；延遲噪聲；時(shí)序窗口

隨著電子、通信技術(shù)的飛速發(fā)展，集成規(guī)模越來越大，I/O數(shù)越來越多；設(shè)計(jì)工藝尺寸不斷減小，布線密度不斷增加；時(shí)鐘速率越來越高，所有這些因素導(dǎo)致信號(hào)完整性[1]（SI）問題日益突出；也成為芯片設(shè)計(jì)一次性成功，性能穩(wěn)定，達(dá)到設(shè)計(jì)要求的不能不考慮的重要因素之一，筆者對(duì)SI的概念，產(chǎn)生原因，及在工程設(shè)計(jì)中的方法進(jìn)行了系統(tǒng)的闡述和分析，旨在為工程設(shè)計(jì)人員提供理論和設(shè)計(jì)指導(dǎo)。

1 SI概念

串?dāng)_噪聲分析[2-3]是SI分析的關(guān)鍵，分析耦合引起的串?dāng)_噪聲以同層相鄰金屬線為主，同層間的耦合電容可以通過下面的線間模型估算：

耦合電容＝線厚度×耦合長(zhǎng)度×單位面積耦合電容的大小

其中：￡為真空電容率；k為相對(duì)介質(zhì)相對(duì)介電常數(shù)；t為介質(zhì)厚度，即線間距。異層間耦合電容較小，因?yàn)榫€寬減小和采用相鄰正交布線的策略都減小了耦合面積。

從噪聲角度，net分為入侵者與受侵者：

1）入侵者指對(duì)受侵者注入噪聲的net；

2）受侵者指由其相鄰一條或幾條net通過交叉耦合電容對(duì)其產(chǎn)生噪聲效應(yīng)的net。

噪聲效應(yīng)分為2種：

1）延遲噪聲；

2）功能噪聲。

當(dāng)入侵者與受侵者同時(shí)翻轉(zhuǎn)時(shí)產(chǎn)生的噪聲為延遲噪聲，此種噪聲改變受侵net的延遲和slew（即transition）值。

功能噪聲產(chǎn)生情況為：受侵net為一穩(wěn)態(tài)而施加于其上的噪聲使其產(chǎn)生glitch。此種glitch能夠傳播到穩(wěn)定元件，如鎖存器，從而改變電路狀態(tài)導(dǎo)致功能錯(cuò)誤，圖1為兩種噪聲產(chǎn)生原理圖。

圖1 噪聲類型Fig.1 Noise class

2 芯片設(shè)計(jì)中prevent SI

SOC芯片設(shè)計(jì)分為幾個(gè)階段對(duì)SI效應(yīng)進(jìn)行優(yōu)化。

1）floorplan phase

避免congestion區(qū)域，尤其對(duì)于有多總線之間互連的memory模塊及BIST邏輯附近，比較容易產(chǎn)生擁塞，在進(jìn)行布局規(guī)劃時(shí)要進(jìn)行考慮以避免SI的產(chǎn)生。

2）place phase

設(shè)置合理的transition約束值，做到SI與時(shí)序的trade off；

避免使用太小驅(qū)動(dòng)類型的單元；

在高扇出端口設(shè)置max-fanout約束，例如scan_enable、reset端口，另對(duì)高扇出端口進(jìn)行buffer tree設(shè)計(jì)；

在受侵net上增加其單元的驅(qū)動(dòng)能力；

設(shè)置max-cap約束，以在實(shí)現(xiàn)時(shí)考慮耦合電容對(duì)SI的影響。

3）route phase

避免長(zhǎng)平行線的產(chǎn)生及增大之間的距離，利用SI driven進(jìn)行布線，以下為ICC命令

當(dāng)使能crosstalk prevention時(shí)，為減小噪聲，在trackassignment phase，會(huì)利用簡(jiǎn)化的串?dāng)_檢查器盡量避免平行的長(zhǎng)線來避免噪聲的產(chǎn)生。

一般來講，時(shí)鐘線為高翻轉(zhuǎn)線，容易產(chǎn)生SI，傳統(tǒng)方法會(huì)為其設(shè)置double space及用地線屏蔽的方法，但如果route congestion比較嚴(yán)重的情況下，對(duì)所有這些線進(jìn)行設(shè)置會(huì)占用很大的布線資源，所以可以先用PT-SI工具進(jìn)行分析，只針對(duì)delta delay比較大的線進(jìn)行約束設(shè)置。

3 芯片設(shè)計(jì)中fix SI

SOC設(shè)計(jì)包含以下幾種fix SI方法。

1）驅(qū)動(dòng)類型優(yōu)化；

2）插入 buffer單元；

3）雙倍間距；

4）屏蔽線。

如前面所述，噪聲包含功能噪聲和延遲噪聲，首先應(yīng)修復(fù)功能噪聲，雙倍間距對(duì)于功能噪聲和延遲噪聲都比較有效，并且比屏蔽線方法更容易實(shí)現(xiàn)，同時(shí)比另外兩種方法具有更小的負(fù)面影響，因此利用此方法進(jìn)行功能噪聲的修復(fù)。

延遲噪聲的修復(fù)，對(duì)于setup時(shí)間增大單元驅(qū)動(dòng)類型比較有效，但要注意增大驅(qū)動(dòng)類型可以使得比較弱的受侵net變成一條侵害net；對(duì)于hold時(shí)間插入buffer方法比較有效；雙倍間距對(duì)兩者都有效。

以下是ICC優(yōu)化SI的參考腳本命令：

4 SI分析

對(duì)于噪聲分析，兩條net間串?dāng)_的影響很大程度上取決于它們timing-window的重合程度。例如，當(dāng)入侵net翻轉(zhuǎn)而受侵net不翻轉(zhuǎn)，則對(duì)于受害net會(huì)產(chǎn)生一噪聲bump；當(dāng)入侵net翻轉(zhuǎn)而受侵net也翻轉(zhuǎn)，則對(duì)于受侵net會(huì)有可能變慢也有可能變快。如果在同一個(gè)timing-window中有多個(gè)入侵net翻轉(zhuǎn)，則受侵net的噪聲影響將是所有入侵net的疊加效應(yīng)。對(duì)于一個(gè)pin的timing-window的計(jì)算是考慮所有到達(dá)該pin的path中到達(dá)時(shí)間最早和最晚的情況的綜合。如果只有一條path到達(dá)該pin，則其timing-window會(huì)很窄。考慮timingwindow提高了分析的精度但可能會(huì)花費(fèi)更長(zhǎng)的時(shí)間。圖2為噪聲計(jì)算例圖。

圖2 噪聲計(jì)算Fig.2 Noise pulse calculation

ICC命令如下，

功能噪聲分析包含兩種：above-low；below-high（參考圖3模型）。above-low noise發(fā)生的條件為，當(dāng)受侵net處于邏輯低電平，而入侵net處于從低電平到高電平的轉(zhuǎn)換狀態(tài)；同理，below-high noise發(fā)生在當(dāng)受侵net處于高電平而入侵net處于從高電平到低電平的轉(zhuǎn)換狀態(tài)。當(dāng)噪聲損害超過了工藝閾值則會(huì)引起邏輯錯(cuò)誤從而導(dǎo)致電路不能正常工作。

圖3 穩(wěn)態(tài)驅(qū)動(dòng)模型Fig.3 Steady state driver modeling

ICC噪聲分析結(jié)果命令如下：

5 結(jié) 論

隨著深亞微米設(shè)計(jì)的不斷發(fā)展，SI[4-6]分析優(yōu)化是芯片設(shè)計(jì)中不可缺少的設(shè)計(jì)步驟，尤其是最近幾年，不斷提高的創(chuàng)新邏輯設(shè)計(jì)使噪聲新問題從模擬和混合信號(hào)領(lǐng)域蔓延到純模擬和純數(shù)字設(shè)計(jì)領(lǐng)域，特別是當(dāng)一個(gè)敏感電路要接收弱信號(hào)，而它又位于進(jìn)行著各種計(jì)算、控制邏輯和有頻繁跳變信號(hào)的電路旁邊時(shí)，會(huì)影響敏感電路的工作及性能，甚至可以毀掉整個(gè)芯片。因此，在混合信號(hào)芯片上處理噪聲問題顯得尤為重要。筆者根據(jù)工程設(shè)計(jì)經(jīng)驗(yàn)，分析了在設(shè)計(jì)過程中的有效方法，SI的分析優(yōu)化需要多次迭代才能滿足最后的時(shí)序約束設(shè)計(jì)要求。首先要盡量避免SI的產(chǎn)生，然后在對(duì)產(chǎn)生的SI問題進(jìn)行優(yōu)化，最后用sign off分析工具例如PTSI進(jìn)行最后的分析驗(yàn)證。

[1]孫加興，葉青.串?dāng)_噪聲及串?dāng)_噪聲模型的分析[J].中國(guó)集成電路，2004（9）： 46-52.

SUN Jia-xing，YE Qing.Model analysis of crosstalk noise and crosstalk noise[J].China Integrated Circuit，2004（9）:46-52.

[2]周平，戴慶元.芯片設(shè)計(jì)中串?dāng)_噪聲的分析與改善[J].半導(dǎo)體技術(shù)，2004（1）： 56-59.

ZHOU Ping，DAI Qing-yuan.Analysis and avoidance of crosstalk in IC design[J].Semiconductor Technology，2004（1）:56-59.

[3]呂霆，祝亮.高速時(shí)鐘電路的信號(hào)完整性設(shè)計(jì)[J].電子工藝技術(shù)，2004（1）：39-41.

LV Ting，ZHU Liang.Signal integrity of high-speed design[J].Electronics Process Techonology，2004（1）:39-41.

[4]Shukla V.Signal Integrity for PCB Designers[M].Reference Designer，ISBN 0-9821-3690-0.

[5]Bogatin E.（2009）.Signal and Power Integrity-Simplified[M].Second Edition.Upper Saddle River，New Jersey:Prentice Hall，ISBN 978-0-13-234979-6.

[6]Arunachalam R，Raiagopal K，Pileggi L T.TACO:Timing Analysis With Coupling[M].2000 doi:10.1145/337292.337415.

Research of SI analysis and optimization for SOC design

LI Chun-wei
（Huada Empyrean Software Co.，Ltd.Beijing100102，China）

As the continuous development of integrated circuit design and the design process，SI Issues have become increasingly prominent and serious.Introduce the concept、classes and generated reason of SI （signal integrity）.In the base of circuit design experience， focus on the methods of prevent、fix and analysis during SOC design， analyze the disadvantage and advantage of every method.Can effectively guarantee the chip design and yield performance in the base of EDA tool and reasonable design method flow.

SI； double space； function noise； delay noise； timing window

TN492

A

1674－6236（2012）06-0026-03

2012-01-11稿件編號(hào)：201201043

李春偉（1981—），女，河北棗強(qiáng)人，碩士，工程師。研究方向：IC設(shè)計(jì)。