張海燕，李見為

（1.重大大學光電工程學院，重慶 400044；2.重慶電子工程職業(yè)學院通信工程系 重慶 401331）

基于FPGA的IP Core設計

張海燕1,2，李見為1

（1.重大大學光電工程學院，重慶 400044；2.重慶電子工程職業(yè)學院通信工程系 重慶 401331）

文章基于8253的工作原理，結合ALTERA公司的FLEX10KE產(chǎn)品的特點，采用VHDL硬件描述語言與原理圖兩種設計方式，對8253進行層次化、模塊化、參數(shù)化的邏輯設計，編寫8253的各個功能模塊，對設計的所有模塊進行仿真驗證。將完成的設計最終配置到FLEX10KE芯片上，經(jīng)調(diào)試驗證了設計的正確性。

IP 核；VHDL；FPGA

1 引 言

IP(Intellectual Property)內(nèi)核模塊是一種預先設計好的具有某種確定功能的集成電路、器件或部件[1]。IP內(nèi)核模塊有行為（behavior）、結構（structure）和物理（physical）3級不同程度的設計，對應有主要描述功能行為的 “軟IP內(nèi)核(soft IP Core)”、完成結構描述的“固IP內(nèi)核(firm IP Core)”和基于物理描述并經(jīng)過工藝驗證的“硬IP內(nèi)核(hard IP Core)”3 個層次[2]。

在經(jīng)過行為級設計優(yōu)化和功能驗證后，其中軟IP內(nèi)核通常是用某種HDL文本提交用戶，但其中不含有任何具體的物理信息。據(jù)此，用戶可以綜合出正確的門電路級網(wǎng)表，并可以進行后續(xù)結構設計，具有最大的靈活性，可以很容易地借助于EDA綜合工具與其他外部邏輯電路結合成一體，根據(jù)各種不同的半導體工藝，設計成不同性能的器件。本文設計的軟IP核以8253的工作原理為依據(jù)，采用的ALTERA公司的FPGA產(chǎn)品FLEX10KE，設計并實現(xiàn)的8253的IP核[3]。將完成的IP核配置到FLEX10KE芯片上，經(jīng)調(diào)試驗證了設計的正確性。

2 8253功能模塊劃分

根據(jù)8253的內(nèi)部結構，將8253主要分為兩大部分：總線控制部分和定時/計數(shù)部分[4]。

2.1 總線控制部分的設計

這一部分主要完成數(shù)據(jù)的讀寫以及控制字的寫入，設計的關鍵在于對8253的端口控制字的掌握。寫信號到來時，首先判斷是控制字還是計數(shù)初值。如果是計數(shù)初值，再根據(jù)控制字選擇寫入方式：只寫低字節(jié)、只寫高字節(jié)、還是先寫低字節(jié)再寫高字節(jié)。如果先寫低字節(jié)再寫高字節(jié)，需要一個信號來判斷寫入的是新數(shù)據(jù)還是上一數(shù)據(jù)沒寫完的高字節(jié)部分。該進程可對外發(fā)出控制信號，表示控制字寫入完畢，可以寫入計數(shù)初值，進行計數(shù)操作了。該控制信號可以作為計數(shù)部分的觸發(fā)信號。它可再細分為數(shù)據(jù)總線緩沖器模塊、讀/寫控制模塊和控制字寄存器模塊。

2.2 計數(shù)通道部分設計

8253有3個獨立的計數(shù)器，每個計數(shù)器有6種工作模式，完成不同的功能。它可劃分為兩個字模塊：計數(shù)控制模塊和工作單元模塊。

基于以上的分析，結合VHDL語言的特點，本著簡潔獨立的模塊劃分原則，將控制字寄存器從計數(shù)器通道中劃分出來，作為一個獨立的功能模塊；8253沒有讀回命令，可以將狀態(tài)寄存器、狀態(tài)鎖存器省略；在典型的定時/計數(shù)器結構中，時鐘信號CLK和門控信號GATE通過控制邏輯模塊后再用作計數(shù)單元的計數(shù)脈沖，不利于VHDL的實現(xiàn)，因此，可以將計數(shù)工作單元單獨組成一個工作單元模塊。這樣，可以將系統(tǒng)分為六個模塊：數(shù)據(jù)總線緩沖器模塊、讀/寫控制模塊、控制字寄存器模塊和三個相互獨立的計數(shù)通道子系統(tǒng)。每一個計數(shù)通道只包含兩個子模塊：計數(shù)控制模塊和工作單元模塊。其功能模塊結構如圖1：

圖1 8253總體功能結構圖

另外兩個計數(shù)通道的結構與通道1一樣，只是計數(shù)控制模塊的工作條件各不相同，通過控制字的最高兩位可以選擇計數(shù)通道。

3 系統(tǒng)設計與仿真

將最小的單獨功能模塊用VHDL語言文本輸入方式定義好、編譯無誤以后，再將它們生成目標器件，采用原理圖輸入的方法，將其器件相互連接起來，組成定時/計數(shù)器系統(tǒng)。

（1）工作單元模塊的實現(xiàn)：此模塊由6個計數(shù)方式子模塊、兩個不同的6選1選擇器和1個用來消除毛刺的D觸發(fā)器組成，其原理圖結構如圖2所示：

圖2 系統(tǒng)原理圖

編譯生成的器件為WORKWAY.SYM：

圖3 系統(tǒng)模塊圖

（2）計數(shù)通道模塊的實現(xiàn)：此模塊由一個工作單元模塊和一個控制計數(shù)組成。三個計數(shù)通道的工作單元模塊完全一樣，只有控制計數(shù)模塊有所不同。以通道0模塊為例,其原理如圖4所示：

圖4 計數(shù)通道0模塊原理圖

編譯生成器件ROAD0.SYM：

圖5 計數(shù)通道0模塊圖

（3）頂層模塊的實現(xiàn)：IP Core系統(tǒng)由6個子模塊組成:數(shù)據(jù)緩存器模塊、讀寫控制邏輯模塊、控制字寄存器模塊和三個相互獨立的計數(shù)通道模塊，其結構如圖6所示。

圖6 8253頂層結構圖

在對模塊進行編譯時發(fā)現(xiàn)，數(shù)據(jù)總線緩存器模塊和控制字寄存器模塊存在問題,經(jīng)檢查得知，編譯此2個模塊時，當其不工作的狀況下，將其輸出設為高阻態(tài)，改進后得波形如圖7所示。

圖7 數(shù)據(jù)總線緩存器模塊改進波形

4 系統(tǒng)驗證

通過對整個系統(tǒng)的編譯、綜合、適配和仿真，能滿足原設計的要求。將產(chǎn)生的配置下載文件通過編程器或下載電纜載入目標芯片——ALTERA公司生產(chǎn)的FLEX系列芯片F(xiàn)LEX10K——進行在線調(diào)試與修改，以便對系統(tǒng)性能進行驗證和優(yōu)化。

[1]吳杰,李維祥,吳岳,張建勛.大規(guī)模區(qū)域監(jiān)控與通信系統(tǒng)的SOPC芯片組[J].南開大學學報(自然科學版),2004,(01).

[2]史曉敏,施繼紅,裴以建,李江樂.SOPC設計中用戶自定義IP核開發(fā)[J].科技信息(科學教研),2007,(34).

[3]李偉,張春暉.基于FPGA和NIOS的嵌入式系統(tǒng)設計[J].大眾科技,2008,(01).

[4]王水.現(xiàn)場可編程門陣列在信號處理中的應用[J].電訊技術,1998,(05).

IP Core Design on the FPGA

ZHANG Haiyan,LEE Jianwei

(1.College of Opto Electronic Engineering,Chongqing University,Chongqing 400044,China 2.Department Communication Engineering,Chongqing College of Electronic Engineering,Chongqing 401331,China)

This paper will adopt two designing ways of VHDL Hard ware Description Language and Diagram on the 8253 principle,and design the layering,modular and parameterized 8253，and compile the function module,and stimulatingly verify all the modules.The final design will be configured with FLEX10KE Chip which has proved to be correct.

IP Core;VHDL；FPGA

TP39

A

1674－5787（2011）05－0151－02

2011-07-28

張海燕（1978—），女，陜西人，重慶大學光電工程學院碩士研究生，重慶電子工程職業(yè)學院，講師，研究方向：光電工程；李見為，男，重慶大學，教授，博士生導師。

責任編輯 王榮輝