吳小林，朱學(xué)勇，文光俊

（電子科技大學(xué) 通信與信息工程學(xué)院 射頻集成電路與系統(tǒng)研究中心，四川 成都 611731）

0 引言

隨著鎖相環(huán)頻率綜合器的廣泛應(yīng)用，不同的應(yīng)用要求也產(chǎn)生了不同的綜合器結(jié)構(gòu)，如整數(shù)分頻環(huán)、分?jǐn)?shù)分頻環(huán)、單環(huán)路、多環(huán)路等。整數(shù)分頻頻率綜合器的頻率分辨力就是參考時鐘的頻率。小數(shù)N分頻頻率綜合器就是分頻系數(shù)N是小數(shù)，而不再是整數(shù)。小數(shù)N分頻頻率綜合器最大的特點就是能兼顧相位噪聲和系統(tǒng)速度的要求，特別是針對相位噪聲要求不是特別高，但對頻率分辨力和環(huán)路頻率切換速度要求高[1]。

基于一階的Sigma-delta調(diào)制器的頻率綜合器由于小數(shù)毛刺的影響很難在實際產(chǎn)品中得到應(yīng)用，故通過將一階Sigma-delta級聯(lián)，就可以構(gòu)成新的小數(shù)N分頻頻率綜合器（N為小數(shù)）。級聯(lián)的高階Sigma-delta調(diào)制器可以將噪聲推向高頻處，再通過頻率綜合器中的環(huán)路濾波器進(jìn)行低通濾波，濾掉高頻噪聲，從而達(dá)到噪聲整形的目的。同時，為了避免穩(wěn)定性的問題而又能得到高階的噪聲整形性能，可以通過對一階和二階的調(diào)制器進(jìn)行級聯(lián)的方式來實現(xiàn)，這就是所謂的Mash（MultiStage Noise?shaPins）型調(diào)制器結(jié)構(gòu)[1]。本文采用3個一階調(diào)制器級聯(lián)的方式，構(gòu)成三階的Sigma-delta調(diào)制器，稱作MASH1-1-1結(jié)構(gòu)[2]。在實現(xiàn)其具體電路時采用Verilog HDL硬件描述語言編寫MASH1-1-1結(jié)構(gòu)的代碼，在modelSim SE 6.2b中通過了功能仿真并在XUP Virtex-II Pro FPGA開發(fā)板上進(jìn)行了驗證，最終采用TSMC 0.13 μm CMOS工藝，完成了電路版圖。

1 鎖相環(huán)小數(shù)N分頻頻率綜合器

鎖相環(huán)小數(shù)N分頻頻率綜合器的總體電路圖如圖1所示，圖中為全差分結(jié)構(gòu)。其工作原理是：1）鑒頻鑒相器（Phase Frequency Detector，PFD）對外部輸入的參考頻率Fref與鎖相環(huán)內(nèi)分頻器輸出頻率Fd進(jìn)行相位和頻率的比較。只要Fref與Fd之間有頻差和相位差，鑒頻鑒相器就根據(jù)該差值輸出脈沖信號直接作用于電荷泵。2）電荷泵（CP）根據(jù)前級PFD的輸出脈沖信號，控制后級的環(huán)路濾波器（Loop Filter，LPF）進(jìn)行充電或者放電，以改變輸出電壓Vc的值。3）Vc控制壓控振蕩器（Voltage Controlled Oscillator，VCO）的輸出頻率FVCO，使得FVCO經(jīng)N/N+1雙模分頻器分頻后的輸出信號Fd的頻率和相位朝著更加接近Fref的方向變化。通過不斷的反復(fù)調(diào)整，最終使Fd和Fref同頻同相。Vc穩(wěn)定之后，VCO輸出穩(wěn)定的FVCO，達(dá)到鎖定狀態(tài)[2]。

在圖1中，雙模N/N+1分頻器在k個參考時鐘周期內(nèi)是N+1分頻，而在L-k個參考時鐘周期內(nèi)是N分頻的，則在 L個參考時鐘周期內(nèi)對VCO的平均分頻比為((N+1)×k+N×(L-k))L=N+k/L，因此綜合器的分辨力能達(dá)到Fref/L，這樣參考時鐘就能取得比較高，環(huán)路的響應(yīng)速度隨著環(huán)路帶寬的增加而提高[3]。

在本項目中，參考頻率為Fref=20 MHz，頻率綜合器輸出頻率FVCO=2 200～4 000 MHz，設(shè)分頻器的分頻比為N·f，則整數(shù)分頻比N取值范圍N=FVCO/Fref為110～200，小數(shù)分頻比f取值范圍在0～1之間的小數(shù)。所采用的雙模N/N+1分頻器的結(jié)構(gòu)圖如圖2所示。

要實現(xiàn)分頻比為110～200，高速預(yù)分頻器采用8/9分頻；程序計數(shù)器P取5位二進(jìn)制位，取值范圍為13～26；對于MASH1-1-1結(jié)構(gòu)的三階Sigma-delta調(diào)制器，其輸出為3位，即只有分頻比的低3位會受到調(diào)制器輸出的調(diào)制，故吞脈沖計數(shù)器S取3位，取值范圍為0～7。這樣，整數(shù)分頻部分的分頻比為104（13×8）～215（26×8+7），覆蓋了110～200。

雙模N/N+1分頻器的具體工作原理如下：將Sig?ma-delta調(diào)制器的8位輸出sd_out輸入到分頻器，給分頻器置數(shù)。Sigma-delta調(diào)制器輸出的低3位直接輸入到S分頻器，給S分頻器置數(shù)；高5位通過N-1解碼器將數(shù)字減1，然后給P計數(shù)器置數(shù)。其具體工作流程如下：開始8/9預(yù)分頻器處于低模狀態(tài)（9分頻），輸入信號FVCO經(jīng)過9分頻由fOUT輸出，計數(shù)器S和計數(shù)器P同時對fOUT計數(shù)。由于P>S，當(dāng)fOUT輸出第S個脈沖后，S計數(shù)器遞減為0，S計數(shù)器的輸出CO端由低電平變?yōu)楦唠娖剑?/9預(yù)分頻器變?yōu)楦吣顟B(tài)（8分頻），P計數(shù)器繼續(xù)計數(shù)，當(dāng)計滿（P-S）個脈沖后，P計數(shù)器回0，輸出端VOUT輸出一個低脈沖，使8/9預(yù)分頻器回到低模狀態(tài)，S計數(shù)器和P計數(shù)器復(fù)位重新回到初始狀態(tài)，重新置數(shù)，開始下一次新循環(huán)。

8/9預(yù)分頻器進(jìn)行了S次9分頻，（P-S）次8分頻，總的分頻比為8P+S。8P代表的分頻比的整數(shù)部分，P計數(shù)器的初始值設(shè)置為sd_out[7:3]-1；S代表分頻比的小數(shù)部分，由Sigma-delta調(diào)制器的輸出的第3位進(jìn)行調(diào)制，故S計數(shù)器的初始值設(shè)置為sd_out[2:0]。最終，分頻器的分頻比設(shè)置為8*sd_out[7:3]+sd_out[2:0]-8。

2 Sigma-delta調(diào)制器的工作原理

2.1 一階Sigma-delta調(diào)制器

由于一階Sigma-delta調(diào)制器與一階相位累加器的數(shù)學(xué)模型相同，因此可采用一階相位累加器來實現(xiàn)一階Sigma-delta調(diào)制器，如圖3所示。在建立一階累加器的模型時，模型應(yīng)包括其整個工作過程，如累加、進(jìn)位等。每當(dāng)有進(jìn)位產(chǎn)生時必須從和中減去1，設(shè)x（n）為累加器的輸入信號，s（n）為其和數(shù)，c（n）為進(jìn)位，e（n）為誤差信號。其模型如圖3a中所示[2]。

圖3b是圖3a的線性模型，基于線性化的模型，推導(dǎo)出傳輸函數(shù)為

從該傳輸函數(shù)可以看出，(1-z-1)項對量化噪聲呈現(xiàn)出高通特性。輸出序列c[n]等于輸入x[n]加上經(jīng)整形后的量化噪聲。該序列的一個重要的特性就是其輸出噪聲的頻譜集中于高頻處，這樣就可以通過一個低通濾波器很容易地將噪聲濾除。這就是噪聲整形的原理。

2.2 MASH1-1-1 Sigma-delta調(diào)制器

圖4所示為MASH1-1-1結(jié)構(gòu)的Sigma-delta調(diào)制器。它是由3個一階累加器級聯(lián)而成。圖中的延遲單元是采用D觸發(fā)器來實現(xiàn)，由參考頻率Fref作為其時鐘。

MASH1-1-1結(jié)構(gòu)中，各個累加器的進(jìn)位輸出函數(shù)為

輸出ΔN[n]等于輸入F[n]加上最后一級的量化噪聲。從ΔN[n]的表達(dá)式可以明顯看出，后面各級可以抵消前級的噪聲貢獻(xiàn)，只剩下最后一級的噪聲。但是這個噪聲是經(jīng)過（1-z-1）3高通項整形后的噪聲，其頻譜被更大程度地擠壓到高頻端，因而對噪聲的整形效果更好。

調(diào)制器的輸出ΔN[n]的平均值為f=F/2M，M為累加器的模數(shù)，即數(shù)字Sigma-delta調(diào)制器的比特數(shù)。當(dāng)輸入F[n]為一個常數(shù)值時，第一個累加器每2M個時鐘周期會產(chǎn)生F[n]次進(jìn)位，所以ΔN[n]的平均值為F/2M，其他累加器的進(jìn)位輸出的長期貢獻(xiàn)為零，只是起噪聲整形的作用。參考頻率為Fref=20 MHz，故M取24時，可得到頻率綜合器的分辨力為20 MHz/224=1.2 Hz[4]。

對于3階MASH1-1-1結(jié)構(gòu)的Sigma-delta調(diào)制器而言，ΔN只能取-3～4之間的8個整數(shù)值，但經(jīng)過低通濾波后輸出可以達(dá)到非常高的分辨力。通過與整數(shù)分頻比N相加，使輸出的分頻比取N-3和N+4之間的一系列整數(shù)值，然后通過在一段時間里取平均，最終得到需要的小數(shù)分頻比。

3 Sigma-delta調(diào)制器的生成版圖

當(dāng)整數(shù)分頻比N=150，小數(shù)分頻比f=0.5時，程序得到的仿真圖如圖5所示。在第一個光標(biāo)處，sd_rst為1，系統(tǒng)進(jìn)行復(fù)位，之后的一個sd_clk的上升沿，sd_rst為0，系統(tǒng)開始工作。但因為數(shù)字系統(tǒng)本身存在的延時，此時輸出的sd_out是不正確的，直到第二個光標(biāo)處。第二個光標(biāo)之后的sd_clk的上升沿，調(diào)制器開始正常工作，并以8個 sd_clk為周期，sd_out循環(huán)輸出 150，150，151，153，149，148，152，151這8個值，且（150×2+151×2+153+149+148+152）/8=1 204/8=150.5，符合要求的分頻比。

如上所示，Sigma-delta調(diào)制器的一個問題是當(dāng)輸入為2的負(fù)整數(shù)次方或這些負(fù)整數(shù)次方的和差時（例如0.25，0.5，0.75等），輸出端就會出現(xiàn)有限循環(huán)問題[5]，從而導(dǎo)致在頻域中出現(xiàn)毛刺，出現(xiàn)這種現(xiàn)象的原因是這些二進(jìn)制數(shù)字缺乏隨機(jī)性。這種毛刺也會惡化頻率綜合器的總體相位噪聲特性。

基于TSMC 0.13 μm CMOS工藝，完成的Sigma-delta調(diào)制器的版圖如圖6所示。該版圖經(jīng)過了DRC和LVS驗證，可應(yīng)用在鎖相環(huán)小數(shù)N分頻頻率綜合器中。

4 結(jié)果分析

對Sigma-delta調(diào)制器的版圖進(jìn)行SPICE仿真，可觀察到在剛開始工作時，輸出的平均電流（VDD）不穩(wěn)定，最大可以為-1.81 mA，如圖7所示。在穩(wěn)定工作后，如在2 ns之后，平均電流（VDD）穩(wěn)定在-883～-892 μA之間，乘以電壓（VDD）1.2 V，可以計算出平均功耗在1.059 6～1.070 4 mW之間，如圖8所示。

5 小結(jié)

本論文講述了應(yīng)用于鎖相環(huán)小數(shù)N分頻頻率綜合器中的Sigma-delta調(diào)制器的設(shè)計，并結(jié)合多模分頻器介紹了其工作過程。設(shè)計版圖與鎖相環(huán)小數(shù)N分頻頻率綜合器的聯(lián)合仿真符合項目的要求。

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[2]劉愿.基于Sigma-delta調(diào)制器的小數(shù)N頻率綜合器設(shè)計[D].西安：西安電子科技大學(xué)，2009.

[3]何捷.DVB-T接收機(jī)中頻率綜合器的研究[D].上海：復(fù)旦大學(xué)，2005.

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