鄢志平，鄧忠華

(1.廣州市電力工程設計院有限公司，廣東 廣州，510220;2.廣州偉鈺光電科技有限公司，廣東 廣州，511495)

1 概述

近年來，電子式互感器的研究發(fā)展迅速，尤其是基于Rogowski線圈的電子式電流互感器已進入產(chǎn)品實用化階段。對于電子式互感器在變電站自動化系統(tǒng)中的推廣應用，面臨的首要問題是要解決好過程層合并單元與間隔層二次設備以及互感器與合并單元之間的接口與通信。目前，國際電工委員會已制定出相關國際標準IEC60044-7/8和IEC61850，這些標準均詳細定義和描述了信息合并單元，并嚴格規(guī)范了合并單元與間隔層二次設備的接口方式，同時也對合并單元與二次設備之間的通信協(xié)議做了詳細的規(guī)定;但作為一次設備的互感器與合并單元通信接口的完整數(shù)字格式還沒有統(tǒng)一的規(guī)范［1］。本文通過對擬定的通信方案仿真研究，結合樣機測試驗證，介紹了互感器與合并單元數(shù)據(jù)通信的實驗研究結果。

2 過程層互感器數(shù)字接口總體設計方案介紹

按照IEC61850協(xié)議信息分層的觀點，所定義的過程層是屬于一次設備與二次設備的結合面，或者說過程層是指智能化電氣設備的智能化部分。電子式互感器作為過程層設備，根據(jù)其各個部分功能的不同，可將互感器分為傳感頭、數(shù)據(jù)采集系統(tǒng)、光纖傳輸及接口、電源功能裝置、合并單元;其中高壓側數(shù)據(jù)采集系統(tǒng)、光纖傳輸系統(tǒng)、合并單元共同組成電子式互感器的數(shù)字接口，負責接收、傳輸、處理各種信號［2］。

高壓側數(shù)據(jù)采集系統(tǒng)作為電子式互感器數(shù)字接口的重要組成部分，它主要完成對傳感元件輸出的電流、電壓信號的同步高速采樣以及對采樣值進行信道編碼并轉換成光信號傳輸;另一方面，信息合并單元作為電子式互感器數(shù)字接口的核心部分，它是連接高壓側數(shù)據(jù)采集系統(tǒng)與間隔層二次設備的橋梁，主要負責并行接收和實時處理多路數(shù)字信號，同時還需要根據(jù)采樣率要求發(fā)出同步采樣命令，具有數(shù)據(jù)處理和數(shù)據(jù)通信可靠性、實時性要求高，數(shù)據(jù)通信流量大等特點［3］，在此情況下，通用單片機和DSP難以完成任務。鑒于此，本文提出了一種基于FPGA和DSP技術相結合的電子式互感器數(shù)字接口實現(xiàn)方案。

高壓側數(shù)據(jù)采集系統(tǒng)利用FPGA作為與模數(shù)轉換器件的接口，在單一芯片內(nèi)實現(xiàn)同步采樣控制和數(shù)據(jù)編碼傳輸?shù)墓δ?合并單元利用FPGA完成同步采樣命令的產(chǎn)生以及多路串行數(shù)據(jù)的介紹，同時利用DSP的強大數(shù)據(jù)處理功能實現(xiàn)數(shù)據(jù)處理和數(shù)據(jù)輸出接口功能。其總體硬件接口實現(xiàn)功能電路可用圖1表示。

圖1 過程層接口總體結構圖

3 FPGA采樣邏輯控制電路設計

本文FPGA設計將采用Lattice公司LFXP6系列芯片，以及和其相應的ispDesignEXPERT集成開發(fā)環(huán)境。ispDesignEXPERT是目前流行的EDA軟件中最容易掌握的設計工具之一，它界面友好、操作方便、功能強大，并與第三方EDA工具Synplify(邏輯綜合性能最好)和Modelsim(仿真功能最強大)兼容良好，通過它可以進行VHDL、Verilog及ABEL語言的設計輸入、綜合、適配、仿真和在系統(tǒng)下載。

FPGA采樣邏輯控制電路主要完成ADC與串行通信線之間的接口功能。它控制A/D芯片對電壓/電流互感器輸出的二次電壓信號進行等間隔周期采樣轉換，每一次轉換完畢后通過并行線讀出ADC的轉換結果。其硬件原理實現(xiàn)框圖如圖2所示。

圖2 FPGA控制ADC示意圖

要讓FPGA正確控制AD7865按采樣周期進行采樣轉換并且及時讀出轉換結果，最關鍵的是要分析AD7865的時序圖，弄清楚它的工作過程，然后在FPGA中產(chǎn)生與之相配合的信號時序波形。圖3給出了AD7865時序圖的關鍵部分。

圖3 AD7865主要時序圖

設計時結合AD7865芯片時序圖，分析AD7865工作過程如下:

(1)開始轉換前，F(xiàn)PGA通過 DB0～DB3向AD7865中的通道選擇寄存器寫入四位二進制數(shù)據(jù)確定器件需要轉換哪幾個模擬通道。

(2)FPGA向AD7865發(fā)出轉換命令/CONVST，器件在/CONVST信號的上升沿啟動AD7865，保持器同時對四路輸入模擬量的瞬時值進行采樣、保持，然后芯片內(nèi)控制電路控制依次按順序對要求轉換的模擬通道進行模數(shù)轉換.在轉換過程中，BUSY輸出引腳一直處于高電平，提示FPGA轉換正在進行。

(3)四路模擬量全部轉換完后AD7865輸出轉換結束信號，BUSY輸出引腳變低電平，表示所有轉換完成，然后FPGA可以從14位并行數(shù)字接口依次讀出各路模擬量的轉換結果。

設計中，F(xiàn)PGA對AD7865的控制讀寫時序由狀態(tài)機來實現(xiàn)。上電后FPGA先對AD7865進行初始化寫操作，告訴它對幾路模擬輸入通道進行轉換，然后等待同步采樣序列接收器發(fā)出的采樣脈沖信號SP，收到采樣脈沖信號后FPGA向AD7865發(fā)出轉換開始命令開始對第一路模擬輸入通道進行轉換，F(xiàn)PGA這時等待AD7865的轉換結束信號。當預定的幾路模擬輸入通道全部轉換完畢之后AD7865給出轉換結束信號，F(xiàn)PGA收到后依次讀出各通道的采樣值并存入FPGA內(nèi)部的FIFO，完成一次采樣過程;然后又等待同步采樣序列接收器發(fā)出的采樣脈沖信號，循環(huán)往復。使用AD7865模擬通道的路數(shù)可以由程序中一個常數(shù)CNT來確定，要修改使用的模擬通道路數(shù)只需修改此常數(shù)值即可，設計非常靈活。

硬件描述語言VHDL程序設計在Modelsim中功能仿真結果如圖4所示。圖中CLK為時鐘信號，用來驅動狀態(tài)機;輸入信號SP是同步采樣序列接收器收到的同步采樣脈沖，CONVST、BUSY、CS、RD、WR 分別對應AD7865的五個控制信號，CNT是AD7865數(shù)據(jù)線的最低四位用來向其寫入初始化數(shù)據(jù)以選擇相應的模擬通道;整個AD采樣邏輯控制過程在系統(tǒng)復位后進行，從圖中可以看出FPGA中實現(xiàn)的時序關系滿足AD7865時序圖的要求，在實際電路板上的實驗也證明了程序功能的正確性。

圖4 FPGA控制AD7865仿真圖

4 合并單元數(shù)據(jù)接收模塊設計

根據(jù)樣機設計采用的ECT與IMU接口規(guī)范，它主要完成的功能包括:負責對合并單元所需接收的多路通用異步串行數(shù)據(jù)流進行接收、串并轉換;然后將接收到的一個鏈路幀信息內(nèi)部的多個UART幀有效字節(jié)信息組幀還原后，將采樣信息送至接收端CRC反校驗模塊進行檢驗，以保證合并單元接收到的各路數(shù)據(jù)正確有效。其大致實現(xiàn)框圖可用圖5來表示。

圖5 信息合并單元結構框圖

4.1 UART數(shù)據(jù)接收模塊設計與實現(xiàn)

UART數(shù)據(jù)接收模塊主要完成的任務是從每一數(shù)據(jù)通道的通用異步串行數(shù)據(jù)流中不斷地提取UART幀內(nèi)8位有效數(shù)據(jù)并進行串并轉換，同時完成UART幀數(shù)據(jù)奇偶校驗，確保接收的每一幀UART數(shù)據(jù)正確有效。一幀UART數(shù)據(jù)接收完成后，模塊輸出相應的奇偶校驗和數(shù)據(jù)接收完畢標志信號。具體的數(shù)據(jù)接收過程用狀態(tài)機描述如下:

(1)狀態(tài)S1(等待起始位):系統(tǒng)復位后，接收模塊的有限狀態(tài)機復位成狀態(tài)S1，此時將對內(nèi)部各種寄存器賦予初值;同時捕捉起始位，判斷可能的第一個數(shù)據(jù)起始位的到來。一旦起始位確定，狀態(tài)機將進入下一狀態(tài)S2。

(2)狀態(tài)S2(求中點):當接收字符長度計數(shù)器小于或等于一幀字符長度時，對采樣脈沖計數(shù)器計數(shù)值進行判斷，確保每一位數(shù)據(jù)在中間位置采樣接收，條件滿足時系統(tǒng)進入下一狀態(tài)S3準備接收數(shù)據(jù)位;數(shù)據(jù)位接收完成后，狀態(tài)機將返回該狀態(tài)對采樣脈沖繼續(xù)計數(shù)，此時當采樣脈沖計數(shù)器計數(shù)到第15個采樣脈沖時，系統(tǒng)進入狀態(tài)S5，判斷一UART幀的結束。接收起始位時，接收端采樣值低電平應維持8個采樣時鐘周期以確定它是一個有效的開始位;

(3)狀態(tài)S3(數(shù)據(jù)位接收):將待接收的數(shù)據(jù)位移入數(shù)據(jù)接收緩沖寄存器，同時將數(shù)據(jù)位信息送入奇偶校驗寄存器異或進行奇偶校驗;數(shù)據(jù)位接收完成后，狀態(tài)機重新返回狀態(tài)S2。

(4)狀態(tài)S4(等待接收新的數(shù)據(jù)位):，在此狀態(tài)下采樣脈沖計數(shù)器將重置初值，同時接收字符長度計數(shù)器進行加1計算;然后狀態(tài)機下一狀態(tài)無條件地轉入狀態(tài)S2執(zhí)行;

(5)狀態(tài)S5(停止位檢測):判斷一幀UART數(shù)據(jù)是否接收完成。如果條件成立，此時接收字符長度計數(shù)器清零，同時對數(shù)據(jù)奇偶結果進行有效性判斷，并且下一接收時鐘脈沖上述沿時刻狀態(tài)機將返回S1狀態(tài);否則，狀態(tài)機進入狀態(tài)S4，等待接收新的數(shù)據(jù)位。

采用上述狀態(tài)機完成的程序設計非常靈活，狀態(tài)機對每一位數(shù)據(jù)接收完成后都對其進行判斷，是否為一幀數(shù)據(jù)的結束(停止位)，這使得兩幀UART數(shù)據(jù)幀之間有無空閑位都不會對數(shù)據(jù)接收端產(chǎn)生影響。VHDL程序設計功能仿真波形如圖6所示。

圖6 UART數(shù)據(jù)接收仿真圖

仿真圖中，系統(tǒng)定義復位信號RESET低電平有效，CLK16X為波特率16倍頻的數(shù)據(jù)接收時鐘，SDIN表示為所需接收的通用異步串行數(shù)據(jù)流，DOUT為待輸出的UART幀內(nèi)有效字節(jié)信息，REVOVER為一幀數(shù)據(jù)接收完畢標志，PATITYOK為奇偶校驗正確標志，低電平有效。為了說明設計的正確性，給出了一個鏈路幀數(shù)據(jù)的仿真結果，從圖中信號DOUT輸出的有效字節(jié)信息來看，通過與信號SDIN輸入的仿真數(shù)據(jù)進行分析比較，設計結果完全正確。

4.2 鏈路幀信息還原模塊設計與實現(xiàn)

鏈路層數(shù)據(jù)還原模塊主要完成的功能包括:將UART接收模塊接收到一鏈路幀內(nèi)的多個有效字節(jié)信息按協(xié)議中鏈路層信息幀格式還原，并送至CRC反校驗模塊進行檢驗。如果數(shù)據(jù)校驗未發(fā)生錯誤，存入FIFO單元待DSP讀取;否則，一幀數(shù)據(jù)將丟棄。

該程序的設計難點是如何判斷所接收到的多個字節(jié)數(shù)據(jù)是否屬于一個完整的鏈路幀數(shù)據(jù)信息(一個鏈路幀內(nèi)容一般包括幀頭、幀長度、采樣值、采樣序號、CRC校驗碼等信息)。為此，作者在程序設計過程中定義了兩個計數(shù)控制寄存器A和B。系統(tǒng)復位后，當鏈路層數(shù)據(jù)還原模塊采樣到UART數(shù)據(jù)接收模塊發(fā)出的第一個REVOVER低電平有效信號后，啟動計數(shù)器A對接收字節(jié)個數(shù)進行計數(shù)，同時啟動計數(shù)器B對接收脈沖時鐘ClK16X進行計數(shù)，根據(jù)一個鏈路幀信息所含的數(shù)據(jù)位個數(shù)和波特率，程序設計時可以設定一個合適的時間T;當計數(shù)器B計數(shù)時間t＜T時，如果計數(shù)器A計數(shù)個數(shù)N滿一幀字節(jié)個數(shù)，表示此時接收的字節(jié)數(shù)為完整的一個鏈路幀數(shù)據(jù)信息;否則，表明一鏈路幀數(shù)據(jù)不是從起始字節(jié)位置開始接收起，數(shù)據(jù)無效，等待接收下一鏈路幀數(shù)據(jù)。

整個過程可用文字說明如下:系統(tǒng)復位完成后，每一個REVOVER有效信號到來時，鏈路幀信息還原模塊將8位UART幀內(nèi)字節(jié)信息并行存入內(nèi)部接收寄存器。通過啟動計數(shù)器A和B，判斷一鏈路幀內(nèi)多個字節(jié)信息是否完整接收。如果數(shù)據(jù)有效，發(fā)出 CRCSTART信號，啟動CRC反校驗模塊對接收到的鏈路幀信息進行CRC校驗，等待校驗完成之后，如果CRCOK信號有效，模塊發(fā)出FRAMEREADY信號，通知數(shù)據(jù)緩存FIFO表示一完整鏈路幀信息接收OK，同時將信號DATAOK所包含的信息存入FIFO;否則，一幀數(shù)據(jù)無效，將被丟棄。程序仿真結果如圖7所示。

圖7 鏈路幀信息還原模塊功能仿真圖

5 過程層數(shù)字接口通信的實現(xiàn)

實驗中，將空心線圈經(jīng)采集器輸出的數(shù)字采樣值分別接入合并單元裝置定義的A、B、C數(shù)據(jù)接收通道，在模擬現(xiàn)場額定一次電流400 A的電磁環(huán)境下，通過Sniffer協(xié)議分析軟件對合并單元以太網(wǎng)輸出幀的內(nèi)容準確性進行分析驗證。實驗結果證明:所設計的過程層數(shù)字接口通信完全得以實現(xiàn);在此基礎之上，合并單元持續(xù)上電72 h，利用自行開發(fā)的分析軟件對合并單元以太網(wǎng)輸出數(shù)據(jù)進行跟蹤測試，結果未發(fā)現(xiàn)合并單元以太網(wǎng)數(shù)據(jù)輸出丟包記錄，且所得到的保護和測量信號還原波形完整性良好如圖8所示。

圖8 過程層數(shù)字接口輸出數(shù)據(jù)還原波形

6 結束語

FPGA與DSP相結合的電子式互感器數(shù)字接口通信和數(shù)據(jù)處理方案，充分利用了FPGA由用戶定制專用硬件電路的高速、并行處理能力和DSP在已有硬件條件下進行軟件編程控制的能力。實驗證明該方案滿足電子式互感器數(shù)字接口高速、穩(wěn)定的要求。

［1］羅承沐，張貴新，王 鵬.電子式互感器及其技術發(fā)展現(xiàn)狀［J］.電力設備，2007，8(1):20-24.

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