韓 彬 王坤寧 周寧俠 余 坤

(中國(guó)石油集團(tuán)測(cè)井有限公司裝備與銷售分公司 陜西西安)

基于可編程邏輯器件單穩(wěn)態(tài)電路的設(shè)計(jì)與實(shí)現(xiàn)

韓 彬 王坤寧 周寧俠 余 坤

(中國(guó)石油集團(tuán)測(cè)井有限公司裝備與銷售分公司 陜西西安)

針對(duì)常規(guī)硬件電路實(shí)現(xiàn)單穩(wěn)態(tài)功能,存在電路復(fù)雜、靈活性差的問(wèn)題,所提出新的解決方案。文章就中子壽命地面儀中解碼電路的設(shè)計(jì),提出采用可編程邏輯器件來(lái)實(shí)現(xiàn)的設(shè)計(jì)思想,從硬件及軟件兩個(gè)方面描述此電路的設(shè)計(jì)方法,并給出了VHDL軟件設(shè)計(jì)的實(shí)例。經(jīng)時(shí)序仿真及實(shí)際使用驗(yàn)證,基于可編程器件的單穩(wěn)態(tài)電路設(shè)計(jì),大幅提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度及穩(wěn)定性的要求,具有控制靈活、使用方便的優(yōu)點(diǎn)。

可編程器件;單穩(wěn)態(tài);VHDL;時(shí)序仿真;Altera

0 引 言

在電路設(shè)計(jì)中,常使用單穩(wěn)態(tài)電路完成整形、延時(shí)、窄脈沖展寬等功能,通常使用元件 74LS123、74LS221等集成單穩(wěn)態(tài)芯片來(lái)實(shí)現(xiàn)[1、2]。目前使用的中子壽命地面儀中解碼電路,就使用了74LS123和74LS221元件實(shí)現(xiàn)窄脈沖展寬功能。

無(wú)論采用哪種元件,都由外圍的R、C阻容元件決定定時(shí)時(shí)間。由于每一個(gè)阻容元件具有不同的參數(shù)誤差,以及受外圍溫度影響較大,導(dǎo)致單穩(wěn)態(tài)電路定時(shí)精度低且穩(wěn)定性較差,工作的可靠性不高;同時(shí),定時(shí)時(shí)間由外圍阻容元件決定,一旦外圍電路固定,較難改變定時(shí)時(shí)間,缺少靈活性;此外,這種單穩(wěn)態(tài)電路結(jié)構(gòu)復(fù)雜,占用電路板面積大,無(wú)法做到集成化、小型化[3]。針對(duì)單穩(wěn)態(tài)電路目前現(xiàn)狀,有必要選擇一種新的方法取代當(dāng)前電路。

隨著電子技術(shù)特別是數(shù)字集成電路技術(shù)的迅猛發(fā)展,可編程邏輯器件的邏輯容量和工作速度不斷提高,產(chǎn)品價(jià)格越來(lái)越低,得到了廣泛應(yīng)用。利用可編程邏輯器件替代目前的單穩(wěn)態(tài)集成電路,可以有效提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度和溫度穩(wěn)定性方面的要求,還大幅減小電路面積,提高集成度?？删幊踢壿嬈骷捎肰HDL(Very High Speed Hardware Description Language超高速硬件描述語(yǔ)言)描述,硬件設(shè)計(jì)軟件化,具有極強(qiáng)的靈活性。

1 電路設(shè)計(jì)

Altera公司為可編程邏輯器件的領(lǐng)導(dǎo)者,其產(chǎn)品一直在業(yè)界占有重要地位。本設(shè)計(jì)使用Altera公司的EPM7128元件,實(shí)現(xiàn)中子壽命地面儀解碼電路中,單穩(wěn)態(tài)電路脈沖展寬功能。EPM7128作為Altera公司推出的一款經(jīng)典可編程邏輯器件,具有高容量、高性能、功耗低、成本低的優(yōu)點(diǎn),得到了廣泛的應(yīng)用,而且其電源部分及I/O端口使用+5 V標(biāo)準(zhǔn),便于和外圍的TTL元件接口對(duì)接,這樣對(duì)現(xiàn)有箱體不做大的改動(dòng)情況下,迅速實(shí)現(xiàn)設(shè)計(jì)要求,加快設(shè)計(jì)進(jìn)度[4]。

和通常的硬件電路設(shè)計(jì)不同,可編程邏輯器件設(shè)計(jì)的重點(diǎn)是軟件部分,即所謂硬件設(shè)計(jì)軟件化,使用軟件編程來(lái)實(shí)現(xiàn)硬件電路功能。本設(shè)計(jì)采用Altera公司的Quartμs II設(shè)計(jì)軟件,使用VHDL語(yǔ)言編程。但是,常見(jiàn)的單片機(jī)C語(yǔ)言編程是單步串行工作的,是串行語(yǔ)句,而VHDL語(yǔ)言描述的對(duì)象是硬件電路,上電后,所有硬件電路同時(shí)工作,故VHDL是并行語(yǔ)句。使用VHDL編程,不能按照純軟件的設(shè)計(jì)思想,而要按照描述電路的思想,也就是說(shuō),使用VHDL編程對(duì)應(yīng)得是一個(gè)個(gè)硬件電路。因此,每編寫(xiě)完成一段程序以后,生成的是什么電路,具有什么樣的功能,都要做到心中有數(shù)[5、6]。

故此,基于可編程邏輯器件的單穩(wěn)態(tài)電路,其軟件設(shè)計(jì)思想就是把一個(gè)電路合理的分解為幾個(gè)電路,從而實(shí)現(xiàn)單穩(wěn)態(tài)電路功能,而對(duì)外圍電路來(lái)說(shuō),只需把對(duì)應(yīng)的管腳連接起來(lái)即可。

基于CPLD器件,使用VHDL語(yǔ)言,采用模塊化設(shè)計(jì)理念實(shí)現(xiàn)的單穩(wěn)態(tài)電路如圖1所示。整個(gè)電路有三個(gè)管腳,分別為系統(tǒng)時(shí)鐘輸入端CLK、脈沖信號(hào)輸入端Pin、脈沖信號(hào)輸出端Pout。其內(nèi)部電路分解為邊沿檢測(cè)電路、使能信號(hào)產(chǎn)生電路、計(jì)數(shù)器及信號(hào)輸出電路等四個(gè)電路。

圖1 CPLD內(nèi)部電路分解圖

圖2 CPLD內(nèi)部電路工作過(guò)程

CPLD內(nèi)部電路工作過(guò)程如圖2所示,脈沖信號(hào)輸入端Pin管腳輸入的脈沖信號(hào)首先進(jìn)入D1邊沿檢測(cè)電路,當(dāng)它檢測(cè)到一個(gè)上升沿時(shí),對(duì)D2使能信號(hào)產(chǎn)生電路起作用,使能信號(hào)有效;當(dāng)使能信號(hào)有效時(shí),D3計(jì)數(shù)器開(kāi)始計(jì)數(shù),同時(shí)D4信號(hào)輸出電路輸出高電平,當(dāng)計(jì)數(shù)器計(jì)數(shù)到最大值時(shí),使能信號(hào)無(wú)效,這時(shí)D3計(jì)數(shù)器停止計(jì)數(shù)并清零,同時(shí)D4信號(hào)輸出電路輸出低電平,這時(shí),本次單穩(wěn)態(tài)電路工作完畢,等待下一次輸入脈沖。所有的電路都在系統(tǒng)時(shí)鐘CLK的控制下工作,保證電路為同步電路,避免出現(xiàn)毛刺,同時(shí),系統(tǒng)時(shí)鐘又決定了定時(shí)時(shí)間的精度,在芯片所能認(rèn)定的最高頻率范圍內(nèi),提高系統(tǒng)時(shí)鐘就能提高定時(shí)時(shí)間的精度。在本次設(shè)計(jì)中使用的系統(tǒng)時(shí)鐘確定為1 MHz時(shí),單穩(wěn)態(tài)電路的精度就是1μs。其程序的部分代碼如下：

2 驗(yàn) 證

Quartμs II是Altera公司新推出的設(shè)計(jì)軟件,具有輸入、綜合、布局布線、下載等功能,還具有時(shí)序仿真功能。通過(guò)時(shí)序仿真功能,可以觀察輸出信號(hào)是否滿足設(shè)計(jì)要求,驗(yàn)證電路設(shè)計(jì)是否正確;通過(guò)時(shí)序仿真功能,可以及時(shí)發(fā)現(xiàn)設(shè)計(jì)中的錯(cuò)誤,從而大大縮短設(shè)計(jì)時(shí)間,提高設(shè)計(jì)的可靠性,這也是可編程邏輯器件最大的優(yōu)點(diǎn)之一。

使用Quartμs II設(shè)計(jì)軟件,其生成的時(shí)序仿真波形如圖3所示。

圖3 單穩(wěn)態(tài)脈沖展寬電路時(shí)序仿真圖

由圖3可以看到,當(dāng)輸入端Pin出現(xiàn)一個(gè)脈沖信號(hào)后,輸出端Pout就會(huì)產(chǎn)生一個(gè)維持一段時(shí)間高電平的脈沖信號(hào)。這個(gè)時(shí)間是在類屬表中定義,如程序部分所示,這里定義為20,GENERIC(TIME_DELAY：INTEGER：=20)。系統(tǒng)時(shí)鐘設(shè)置為1 MHz即1μs時(shí),延遲時(shí)間就定義為20μs,測(cè)量Pout的寬度,可以看到它的寬度為20μs,表明當(dāng)輸入端出現(xiàn)一個(gè)窄脈沖信號(hào)時(shí),輸出端就會(huì)產(chǎn)生一個(gè)時(shí)間寬度為20μs的脈沖信號(hào)。時(shí)序仿真結(jié)果證明本電路符合設(shè)計(jì)要求。

另外,使用示波器驗(yàn)證設(shè)計(jì)正確與否。在輸入管腳輸入一個(gè)窄脈沖,在輸出管腳用示波器測(cè)量,看輸出脈沖的長(zhǎng)度是否等于程序中定義的延遲時(shí)間。經(jīng)實(shí)際測(cè)量,完全符合程序要求的延遲時(shí)間,證明本電路符合設(shè)計(jì)要求。

3 結(jié)束語(yǔ)

隨著可編程邏輯器件性能的不斷提高、體積的不斷減小和成本的不斷降低,已經(jīng)廣泛使用在各種電路設(shè)計(jì)中。基于可編程邏輯器件的單穩(wěn)態(tài)電路,無(wú)需外接R、C定時(shí)元件,從而大幅提高單穩(wěn)態(tài)電路關(guān)于脈沖寬度、精度及穩(wěn)定性的要求,輸出脈沖寬度準(zhǔn)確、穩(wěn)定、精度高,僅與系統(tǒng)時(shí)鐘有關(guān)。同時(shí),一片CPLD元件即可替代幾十片常規(guī)元件,大大減少了電路面積,提高了設(shè)計(jì)的集成度,使用單穩(wěn)態(tài)電路越多時(shí),這個(gè)優(yōu)點(diǎn)越明顯?；诳删幊踢壿嬈骷膯畏€(wěn)態(tài)電路設(shè)計(jì),使得硬件電路設(shè)計(jì)軟件化,整個(gè)過(guò)程如同軟件編程一樣方便,簡(jiǎn)單的幾句話就能改變它的延遲時(shí)間,在模塊化設(shè)計(jì)中,上層模塊調(diào)用單穩(wěn)態(tài)脈沖展寬模塊時(shí),只需在元件調(diào)用語(yǔ)句中修改類屬表GENERIC中的定義即可。在描述語(yǔ)句中只需要一點(diǎn)小小的改變,產(chǎn)生的電路形式也多種多樣,在計(jì)數(shù)器清零判斷語(yǔ)句中只判斷使能信號(hào),這樣描述的電路就是元件74LS221,不可重觸發(fā)脈沖展寬電路;在計(jì)數(shù)器清零判斷語(yǔ)句中判斷使能信號(hào)或輸入端的上升沿,這樣描述的電路就是元件74LS123,可重觸發(fā)脈沖展寬電路。

不僅如此,基于可編程邏輯器件的單穩(wěn)態(tài)電路設(shè)計(jì),使用時(shí)序仿真功能,提前就能驗(yàn)證電路設(shè)計(jì)是否正確,及時(shí)發(fā)現(xiàn)錯(cuò)誤,不像以前只有等電路板全部焊接好以后,才能驗(yàn)證,有效保證電路的準(zhǔn)確性,減少設(shè)計(jì)時(shí)間和成本。

不管是時(shí)序仿真,還是對(duì)信號(hào)的實(shí)際測(cè)量,其結(jié)果都表明,基于可編程邏輯器件的單穩(wěn)態(tài)電路,達(dá)到了預(yù)期的設(shè)計(jì)效果,完全可以取代舊式的設(shè)計(jì)電路。本設(shè)計(jì)已經(jīng)使用在最新設(shè)計(jì)的中子壽命地面儀解碼電路中,產(chǎn)品計(jì)劃出口到伊朗。基于可編程邏輯器件的單穩(wěn)態(tài)電路,以其強(qiáng)大的功能,眾多的優(yōu)點(diǎn),必將得到越來(lái)越廣泛的應(yīng)用。

[1] 袁紹明.基于CPLD器件的單穩(wěn)態(tài)脈沖展寬電路[J].電子技術(shù)應(yīng)用,2001,12(5)

[2] 王金花,姚宏寶.可編程邏輯器件實(shí)現(xiàn)單穩(wěn)態(tài)觸發(fā)器[J].紅外與激光工程,2002,31(2)

[3] 趙世平,張玉華.基于VHDL的全數(shù)字單穩(wěn)態(tài)電路研究[J].電力學(xué)報(bào),2005,19(4)

[4] Altera公司.EPM7128數(shù)據(jù)手冊(cè).2004(資料)

[5] 侯伯亨.數(shù)字系統(tǒng)設(shè)計(jì)基礎(chǔ)[M].西安：西安電子科技大學(xué)出版社,2000

[6] 蔡良偉.數(shù)字電路與邏輯設(shè)計(jì)[M].西安電子科技大學(xué)出版社,2009

TP331.1

B

1004-9134(2011)06-0075-02

韓 彬,男,1972年生,工程師,1996年畢業(yè)于江漢石油學(xué)院儀器專業(yè),現(xiàn)在中國(guó)石油集團(tuán)測(cè)井有限公司裝備與銷售分公司從事工作。郵編：710068

2011-06-05

梁保江)

·開(kāi)發(fā)設(shè)計(jì)·