張 靜，楊 奕，徐 勤

（重慶理工大學(xué) 電子信息與自動(dòng)化學(xué)院，重慶400054）

某設(shè)備需要高精度的三相電源，工作頻率為500 Hz ，單相電源之間的相位誤差小于0.01°。經(jīng)過多種技術(shù)對(duì)比后，在DDS 技術(shù)的基礎(chǔ)之上，采用相位自動(dòng)檢測(cè)與自動(dòng)修正的閉環(huán)結(jié)構(gòu)。該技術(shù)有效地消除了溫度、元器件參數(shù)等因素的影響，使電源能夠長(zhǎng)期穩(wěn)定可靠地工作。

1 工作原理

高精度三相交流穩(wěn)壓電源工作原理圖如圖1 所示。采用直接數(shù)字頻率合成技術(shù)來產(chǎn)生三路相位互差120°的正弦信號(hào)，正弦信號(hào)的頻率由高頻基準(zhǔn)時(shí)鐘分頻得到，其穩(wěn)定性由作為基準(zhǔn)時(shí)鐘的晶體振蕩器決定，而現(xiàn)在晶體振蕩器的頻率穩(wěn)定性極高（在10－9級(jí)別），因此采用這種設(shè)計(jì)方法首先就能保證電源頻率長(zhǎng)期穩(wěn)定性。并且，這種方法能對(duì)電源頻率進(jìn)行精確控制。DDS 電路主要包括一塊FPGA和其他輔助電路構(gòu)成。三路正弦信號(hào)經(jīng)功率放大后得到三相驅(qū)動(dòng)電流A、B和C。三相驅(qū)動(dòng)電流A、B 和C 之間的相位差分別為：

式中：φAB為 A、B 相之間的相位差；φBC為B、C 相之間的相位差；φA為A相電流的相位；φB為B 相電流的相位；φC為 C 相電流的相位。

圖1 三相電源工作原理

在FPGA中分別計(jì)算120°減去φAB和φBC的值，得到的2 個(gè)差值ΔA和ΔC 的表達(dá)式如下：

ΔA和ΔC 作為反饋信號(hào)引入DDS 的信號(hào)處理中。由于ΔA和ΔC 是通過計(jì)算得到的數(shù)字結(jié)果，所以很容易實(shí)現(xiàn)數(shù)字補(bǔ)償。ΔA對(duì)A 相驅(qū)動(dòng)電流進(jìn)行相位調(diào)制，ΔC對(duì)C 相驅(qū)動(dòng)電流進(jìn)行相位調(diào)制，通過這種方式很容易就構(gòu)成了一個(gè)閉環(huán)系統(tǒng)，控制φAB和φBC保持幾乎不變。

2 基于DDS 技術(shù)的正弦信號(hào)的合成

DDS 的工作原理就是通過累加比某一給定頻率高的相位變化來產(chǎn)生給定頻率的數(shù)字化波形［1］。如圖2 所示，DDS 主要由相位累加器、相位調(diào)制器、正弦查找表和D／A轉(zhuǎn)換器構(gòu)成。相位累加器、相位調(diào)制器和正弦查找表是DDS 的數(shù)字部分，可以實(shí)現(xiàn)數(shù)字控制。相位累加器是整個(gè)DDS 的核心，實(shí)現(xiàn)相位累加功能。正弦查找表完成一種查表功能，實(shí)現(xiàn)相位到幅值的轉(zhuǎn)換，它的輸入是相位調(diào)制器的輸出；輸出送往D／A，轉(zhuǎn)化成模擬信號(hào)。相位累加器的輸入是一個(gè)系統(tǒng)時(shí)鐘周期內(nèi)的相位增量Δφ，輸出信號(hào)頻率fOUT和Δφ之間存在一個(gè)簡(jiǎn)單線性關(guān)系：

式中，N為相位累加器的數(shù)據(jù)位數(shù)；fCLK為系統(tǒng)時(shí)鐘頻率。

圖2 基于DDS 的正弦信號(hào)合成原理框圖

為了輸出某一特定頻率的信號(hào)，需要從頻率控制寄存器輸入相應(yīng)的相位增量值，因此相位累加器的輸入又可稱為頻率字輸入。相位累加器的值在每個(gè)時(shí)鐘周期與寄存在頻率控制寄存器中的相位增量值累加一次。因此，輸出的正弦信號(hào)SOUT可以表示為：

式中，Am為輸出信號(hào)幅值；φK為當(dāng)前的相位值；φK－1為上一個(gè)時(shí)鐘周期的相位值。

相位偏差輸入可對(duì)相位累加器輸出進(jìn)行相位調(diào)制。ΔA和ΔC 作為相位偏差輸入分別從2 個(gè)相位偏差控制寄存器輸入到DDS 中（見圖1 和圖2）。假設(shè)B相驅(qū)動(dòng)電流信號(hào)的表達(dá)式為：

則A相和C 相電流的表達(dá)式為：

再結(jié)合式（1）～（4），式（8）、（9）可以寫為：

圖3 FPGA 電路結(jié)構(gòu)

從式（10）和式（11）明顯看出，采用前述方法可以實(shí)現(xiàn)對(duì)三相驅(qū)動(dòng)電流頻率大小的精確控制，相位差ψAB和ψBC可以保持在120°基本不變。采用圖1 所示的數(shù)字閉環(huán)控制技術(shù)實(shí)現(xiàn)了對(duì)相位差的自動(dòng)補(bǔ)償。

3 硬件電路設(shè)計(jì)

由于該電路為三相交流電源，每相電源互差120°，三相電源的電路結(jié)構(gòu)與參數(shù)相同，下面的電路設(shè)計(jì)部分只給出其中一路。

3 .1 FPGA

電路的核心部分主要采用FPGA芯片EP2C5T144，芯片資源豐富，芯片內(nèi)核采用1.2 V電壓，I／O部分采用3.3 V電壓［1］。該芯片主要包括完成DDS與頻率誤差修正兩個(gè)模塊，引腳D1～D36作為三路信號(hào)的D／A轉(zhuǎn)換的數(shù)據(jù)接口，端口SA＿PHASE、SB＿PHASE 和SC＿PHASE 分別是三相輸出信號(hào)經(jīng)過處理之后信號(hào)，主要是為了進(jìn)行數(shù)字比相。具體電路設(shè)計(jì)如圖3 所示。

3 .2 D／A

該部分的功能主要是將FPGA輸出數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，采用12 位的高速D／A轉(zhuǎn)換芯片AD7541，電壓基準(zhǔn)芯片ADR440BRZ 產(chǎn)生＋4 V的高精度基準(zhǔn)電壓作為AD7541 的參考信號(hào)。利用高精度運(yùn)算放大器OP4277 進(jìn)行放大處理，輸出雙極性正弦波信號(hào)DA＿OUT，具體電路結(jié)構(gòu)如圖4 所示。

圖4 D／A 電路結(jié)構(gòu)

3 .3 濾波電路

由于設(shè)計(jì)電源的頻率為500 Hz ，采用1 個(gè)二階低通濾波器和1 個(gè)二階高通濾波器串聯(lián)組合成1 個(gè)帶通濾波器［2］，低通濾波器的截止頻率fH＝450 Hz ，高通濾波器的截止頻率fL＝550 Hz ，形成通頻帶為100 Hz 的帶通濾波器，濾除掉上一級(jí)D／A 轉(zhuǎn)換電路的輸出信號(hào)中的高頻干擾信號(hào)以及其它低頻干擾信號(hào)，電路結(jié)構(gòu)如圖5 所示。

圖5 帶通濾波電路

3 .4 功率放大

圖6 功率放大電路

功率放大采用高效率的音頻功率放大器芯片STK4040 ，額定輸出功率達(dá)70 W，諧波失真為位修正，0.003 %，3d B 頻響為20 Hz ～20 k Hz ，能夠充分滿足系統(tǒng)的功率放大要求，具體電路如圖6 所示。

3 .5 信號(hào)整形

圖7 信號(hào)整形電路

為了對(duì)經(jīng)過功率放大之后的三相輸出信號(hào)進(jìn)行相以獲得高度對(duì)稱的三相驅(qū)動(dòng)信號(hào)，首先將輸出的三相信號(hào)分別通過變壓器耦合的形式轉(zhuǎn)換為相應(yīng)的小信號(hào)，再經(jīng)過過零比較，輸出相應(yīng)的方波信號(hào)SA＿PHASE、SB＿PHASE 和SC＿PHASE，結(jié)構(gòu)如圖7 所示。

4 軟件設(shè)計(jì)

軟件設(shè)計(jì)部分主要是利用V HDL 語言開發(fā)完成，具體框圖如圖8 所示，主要有2 個(gè)功能模塊，一是數(shù)字比相模塊，一是帶相位修正的DDS 模塊［3～4］。數(shù)字比相模塊根據(jù)式（3）和式（4 ）比較3 個(gè)輸入信號(hào) A、B 和C 兩兩之間的相位差，然后將差值反饋到帶相位修正的 DDS 模塊中。DDS 模塊根據(jù)式（7 ）、式（8 ）和式（9 ）產(chǎn)生高精度的三相正弦信。

圖8 軟件結(jié)構(gòu)框圖

5 結(jié)束語

利用DDS 技術(shù)構(gòu)成的帶相位自修正的高精度三相交流電源，具有輸出頻率穩(wěn)定度高、分辨率高、易編程控制等優(yōu)點(diǎn)。采用閉環(huán)控制技術(shù)來消除溫度、電子元器件老化等因素對(duì)電源精度的影響，具有較高的實(shí)際應(yīng)用價(jià)值。

［1］ 潘 松，黃繼業(yè).EDA技術(shù)實(shí)用教程（第三版）［M］.北京：科學(xué)出版社 ，2007 .

［2］ 張國雄.測(cè)控電路及裝置［M］.北京：機(jī)械工業(yè)出版社，2007 .

［3］ 鄧耀華，吳黎明，張力鍇.基于FPGA的雙DDS 任意波發(fā)生器設(shè)計(jì)與雜散噪聲抑制方法［J ］.儀器儀表學(xué)報(bào)，2009 ，30（11）：2255－2261 .

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