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基于FPGA的高精度時頻測量設(shè)計與實現(xiàn)

2010-09-12 03:21:58楊豐吉祥
電子測試 2010年9期
關(guān)鍵詞:鎖相環(huán)時鐘寬度

楊豐 , 吉祥

(1 95147部隊自動化站,廣東 514593;2 93579部隊機(jī)務(wù)大隊)

0 引言

對于數(shù)字信號的時間和頻率測量有很廣泛的應(yīng)用,提高測量精度的方法主要是提高測量時鐘,如提高測量時鐘一倍的時候就可以提高測量精度一倍,但是很多情況下,器件運(yùn)行的時鐘是受限的,所以測量的精度也會受限[1]。

FPGA具有高速、并行處理的優(yōu)點(diǎn),很多FPGA都提供了多個內(nèi)部的鎖相環(huán),每個鎖相環(huán)可以產(chǎn)生多個不同頻率和相位的頻率;相對于DSP和ARM等其他數(shù)字處理芯片,在頻率和相位的控制上具有優(yōu)勢[2]。同時,F(xiàn)PGA是并行處理器件,可以采用多個時鐘同時進(jìn)行測量而互不影響[3-4]。FPGA的這些特點(diǎn)可以很好的被應(yīng)用于數(shù)字信號的時間和頻率測量。

1 FPGA高精度時頻測量方法設(shè)計與實現(xiàn)

該方法主要是在FPGA內(nèi)部運(yùn)行時鐘受限的情況下,通過對FPGA內(nèi)部鎖相環(huán)(PLL)的設(shè)置,利用該P(yáng)LL產(chǎn)生多個相同頻率、不同相位的時鐘,然后采用所產(chǎn)生的多個時鐘對輸入的數(shù)字信號并行同時進(jìn)行測量,利用各時鐘所測的結(jié)果,相應(yīng)處理后可以獲得比FPGA運(yùn)行時鐘高出數(shù)倍的測量精度。

1.1 多相位時鐘的產(chǎn)生

不同系列的FPGA有不同的鎖相環(huán)的數(shù)量和功能,以EP2C50F484C6為例來描敘鎖相環(huán)的設(shè)置方法[4],該芯片有4個鎖相環(huán),每個鎖相環(huán)可以輸出3個時鐘信號,這里以設(shè)置兩個輸出時鐘為例來說明,具體的設(shè)置步驟為:

設(shè)置輸出的“C0”時鐘的頻率和相位,由于當(dāng)時鐘速率超過160MHz的時候,該FPGA對編程的要求很高,否則由于FPGA內(nèi)部時延,可能造成時序錯誤。為了避免時序錯誤,如外部輸入頻率為10MHz時,可以設(shè)置“C0”時鐘的頻率為10倍頻100MHz,“C0”時鐘的“clock phase shift”為 90°。

設(shè)置輸出的“C1”時鐘的頻率和相位,可以設(shè)置“C1”時鐘的頻率也為10倍頻100MHz,和“C0”時鐘的區(qū)別是“C1”時鐘的“clock phase shift”設(shè)置為 180°。

這樣產(chǎn)生的兩個時鐘頻率相同,相位相差90°,由于FPGA的鎖相環(huán)不支持180°以上的相移,所以用鎖相環(huán)無法直接產(chǎn)生270°和360°相移的時鐘??梢圆捎谩癈0”時鐘和“C1”時鐘的分別取反獲得270°和360°相移的時鐘。這樣就產(chǎn)生了4個相位偏差為90°的100MHz的時鐘信號,這4個時鐘具有一個時鐘周期內(nèi)的連續(xù)相位,圖1為Quartus II 軟件信號采集工具SignalTap 所采的4個相位偏差為90°的100MHz的時鐘信號。

圖1 多個同頻相移時鐘的產(chǎn)生

1.2 時頻測量的FPGA實現(xiàn)

以對一個信號的寬度的測量來說明多相位測量的原理,如圖所示“pps_gen”為一個脈沖信號,需要測試兩個脈沖上升沿之間的寬度。具體測量的步驟如下所示。

分別用4個不同相位的時鐘對“pps_gen”提取上升沿,然后取反產(chǎn)生圖2中的“pps_01”、“pps_02”“pps_03” “pps_04”4個計數(shù)使能。

對4個計數(shù)使能分別用相對應(yīng)的4個不同相位的時鐘進(jìn)行計數(shù),計數(shù)值如圖2中cnt_01,cnt_02,cnt_03,cnt_04。

在“pps_gen”第二個上升沿的時候異步提取計數(shù)值,4個計數(shù)值如圖2中cnt_01_tp,cnt_02_tp,cnt_03_tp,cnt_04_tp。

對提取的計數(shù)值求平均;由于提取上升沿的時候會有一個時鐘的延時,兩次提取上升沿需要將平均值加2,同時由于計數(shù)值是從0開始的,所以實際的值還需要再加1,如圖2所示的計數(shù)平均值為5的時候,測量的時寬為8個測量時鐘。

圖2 測試過程采集的數(shù)據(jù)

2 測試結(jié)果

如圖3所示,“pps_gen”的上升沿間距為8.125個時鐘寬度時,測量值為(6+5+5+5)/4+3=8.25個時鐘寬度;圖4所示,“pps_gen”的上升沿間距為8.25個時鐘寬度時,測量值為(6+5+5+5)/4+3=8.25個時鐘寬度。表1為實測數(shù)據(jù),測量的精度達(dá)到0.25個時鐘,比直接用該時鐘測量的精度提高了4倍;統(tǒng)計的平均誤差為0.10個測量時鐘。

圖3 “pps_gen”的上升沿間距為8.125個時鐘寬度時的測試數(shù)據(jù)

圖4 “pps_gen”的上升沿間距為8.25個時鐘寬度時的測試數(shù)據(jù)

表1 不同輸入信號寬度時的測試數(shù)據(jù)

3 設(shè)計中需要注意的問題

(1)避免毛刺現(xiàn)象

為了避免毛刺現(xiàn)象的出現(xiàn),F(xiàn)PGA運(yùn)行的時鐘不能太高;同時在編程的時候盡量用時鐘同步的方式處理信號[5],上面的測量例程中,除了提取測量值用pps_gen的上升沿異步提取外,計數(shù)器的計數(shù)都用的是時鐘同步計數(shù)[6]。

(2)FPGA多個鎖相環(huán)的利用

很多FPGA都提供多個鎖相環(huán)功能,如果能夠利用多個鎖相環(huán)產(chǎn)生更多的時鐘進(jìn)行測量,可以更好地提高精度,但是需要注意下面的問題,首先是兩個鎖相環(huán)不能用同一個管腳的輸入時鐘,需要用通用IO輸出FPGA后再輸入FPGA的時鐘管腳作為第二個鎖相環(huán)的輸入;第二是內(nèi)部鎖相環(huán)不能級聯(lián)(也就是說不能用第一個鎖相環(huán)的輸出作為第二個鎖相環(huán)的輸入),第三是需要很好地測量兩個鎖相環(huán)的相位差,以保證不同鎖相環(huán)產(chǎn)生的時鐘的相位連續(xù)性。

由于FPGA具有多個內(nèi)部鎖相環(huán),可以產(chǎn)生多個同頻、相移的時鐘;同時FPGA可以并行處理,這樣就可以采用同頻、相移的多個時鐘分別對輸入信號進(jìn)行測量就能夠得到相當(dāng)于數(shù)倍測量時鐘的測量結(jié)果,使得測量精度提高數(shù)倍。如果采用ALTERA stratixII系列的FPGA[7-8],一個鎖相環(huán)可以產(chǎn)生5個不同相移的時鐘,再利用取反所產(chǎn)生的時鐘,可以使得測量精度提高10倍,比如,F(xiàn)PGA采用100MHz的最高時鐘,對時間間隔的測量精度為10ns,當(dāng)采用多相時鐘后,測量精度可以達(dá)到1ns,提高了一個數(shù)量級。和其他測量方法比,該方法屬于實測數(shù)據(jù),更為可靠;實現(xiàn)也更為簡單。

{1} 李虎成.基于FPGA的頻率周期及相位差測量的多功能計數(shù)器的實現(xiàn)[J].電子測試,2009(1):44-47.

{2} 錢時祥, 江煒寧, 周增建.一種基于DSP的高精度頻率測量方法[J].電測與儀表, 2009,46(4):17-20.

{3} 褚振勇,翁木云.FPGA設(shè)計及應(yīng)用[M].西安:西安電子科技大學(xué)出版社,2003: 45-51.

{4} Altera Corporation.Cyclone II device handbook, http://www.altera.com.cn/support /devices/cyclone 2/dev-cyclone 2.html.2007: 185-201.

{5} 夏文鶴,青小渠,劉莉.基于多路移相時鐘的瞬時測頻模塊設(shè)計[J].電子測試,2008(6):69-73.

{6} 陳志剛.VHDL語言在電路設(shè)計中的優(yōu)化[J].電子測試,2008(9): 75-77.

{7} Altera Corporation.Stratix II device handbook, http://www.altera.com.cn/support/devices/stratix2/dev- Stratix 2.html.2007: 75-88.

{8} 謝登科,徐端頤.基于數(shù)字移相的高精度脈寬測量系統(tǒng)及其FPGA實現(xiàn)[J].電子技術(shù)應(yīng)用, 2004(1): 27-29.

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