張永紅，畢 燁(上海第二工業(yè)大學實驗與實訓中心，上海201209)

納米CMOS工藝下互連測試結構的設計與實現(xiàn)

張永紅，畢 燁
(上海第二工業(yè)大學實驗與實訓中心，上海201209)

集成電路制造技術進入納米時代后，互連線制造過程中出現(xiàn)的半導體材料和工藝物理特性變異已不是僅靠晶圓廠或掩模廠采用的分辨率增強技術所能矯正。結合目前后段制程的工藝特點，設計了平行板電容、層躍平行板電容、叉指型電容、叉指型通孔鏈電阻等提取標準互連線性能參數(shù)的無源測試結構套件，并采用高階Perl語言將其自動實現(xiàn)，極大地提高了測試結構設計和實現(xiàn)的效率。在此基礎上，為建立可制造性設計的物理設計規(guī)則和進一步研發(fā)納米工藝中互連線特有的各種新物理現(xiàn)象奠定了基礎。

互連線；標準互連線性能參數(shù)；測試結構設計；自動實現(xiàn)

0 引言

在集成電路互連線制造過程中，不斷交替重復著光刻、刻蝕、淀積、化學機械平坦化等工藝步驟，而這些工藝步驟中存在的一些效應或缺陷又是引起集成電路成品率下降的主要原因[1]。由于超大規(guī)模集成電路制造的數(shù)量是相當大的，任何一次制造過程中都會有工藝波動的情形出現(xiàn)，因此想要真正地分析一個工藝，必須達到一定數(shù)量的統(tǒng)計[2]。由于互連線的制造效應是目前影響集成電路可制造性的主要因素，因此當工藝迅速發(fā)展和進步時，需要迅速且準確地知道目前后段工藝的制造狀況，并且利用此信息來建立準確的Corner模型。

如何迅速產生所需要的大量正確的互連測試結構，便是大部分人所面臨的問題。由于所需的測試結構有許多不同的大小和復雜的內容，因此如果采用傳統(tǒng)的請版圖工程師完成的方法，是相當沒有效率且容易出錯的。 在本文中，設計了提取標準互連線性能參數(shù)SIPPs (Standard Interconnect Performance Parameters)的無源互連測試結構套件，并結合版圖層信息文件和測試結構輸入文件，采用高階Perl語言將其自動實現(xiàn)為CIF格式版圖文件，經Cadence版圖軟件轉換成晶圓廠廣泛采用的GDSII格式文件并通過電學連接的檢查,從而可以快速地縮短測試結構設計和實現(xiàn)的時間，更快地達到更有效率的產能，并具有一定的穩(wěn)定性和正確性。

1 標準互連線性能參數(shù) (SIPPs)

標準互連線性能參數(shù)SIPPs標準是由許多產業(yè)界領先的公司參與的一個國際性的組織——Silicon Integration Initiative于1998年制訂出來的。它旨在給超大規(guī)模集成電路后段工藝金屬互連線的效能提供一個標準的方法。在SIPPs里，幾乎把所有影響超大規(guī)模集成電路后段工藝的因素都提供了一個參數(shù)化的表示方法，簡化了過于繁雜的因素。

當通過測試結構的測量得到了標準的SIPPs的格式后，晶圓廠使用產業(yè)界精準的Field Solver工具建立一個所有各種可能情形的集合，把計算出來的結果儲存在數(shù)據(jù)庫當中[3]。設計者在得到這樣的數(shù)據(jù)庫之后，利用EDA（Electronic Design Automation）工具從自己的設計中把相關的寄生電性抽取出來，以此預估設計的延時，如圖1所示。目前在產業(yè)界的EDA工具中，多數(shù)是使用這樣的方法，比較常用的有SynopsysStar-RCXT和Mentor xCalibre[4－5]。

圖1 設計流程中使用SIPPs[6]Fig.1 SIPPs in design flow

設計的測試結構中，針對的目標是表征集成電路后段工藝的金屬互連線。這些金屬互連線，業(yè)界最常用的方法就是將其參數(shù)化。SIPPs參數(shù)就是金屬互連線參數(shù)化的一種形式。這些參數(shù)代表了大部分金屬互連線的特性。它們可以分為兩大類：一類是不易變動的參數(shù)，主要是關于氮化物和通孔半徑的，分別是氮化物A的厚度、氮化物A介電常數(shù)、氮化物B厚度、氮化物B介電常數(shù)、通孔半徑等。在進行RC抽取的時候，不容易變動的參數(shù)對于結果的影響并沒有像另一類參數(shù)那么明顯。另一類容易變動的參數(shù)是7個SIPPs的必要參數(shù)，分別是低K物質A厚度、低K物質A介電常數(shù)、通孔電阻、互連線厚度、方塊電阻、特征尺寸偏差(CD (Critical Dimension) bias)、低K物質B介電常數(shù)。這些參數(shù)用來估算超大規(guī)模集成電路芯片制造時的工藝波動。除了跟介電常數(shù)有關的兩個參數(shù)外，其它五個參數(shù)都會有大于百分之十以上的變動。這對于Corner分析將是非常大的挑戰(zhàn)。下面是常見的SIPPs參數(shù)，如圖2所示。

圖2 SIPPs參數(shù)與互連線示意圖Fig.2 SIPPs parameters and copper interconnect

2 幾種主要測試結構的設計

為了提取出如表1所示的SIPPs參數(shù)，依次設計了平行板電容測試結構、層躍平行板電容測試結構、叉指型電容測試結構和叉指型通孔鏈電阻測試結構。設計的方法是利用所謂的敏感度 (Sensitivity)：在測試結構設計的過程中，讓特定參數(shù)的效應加大，而非測試的參數(shù)的敏感效應降低。這樣所設計的測試結構針對某一個參數(shù)的敏感度相當高，以便達到設計的目標。

平行板電容測試結構，顧名思義就是利用兩塊平板，分別給予不同的電位，而在這兩塊平行板中間便會存在一個電容，這個電容就是此結構想要測量出來并加以分析的電性。它所代表的意義是上面必要的SIPPs參數(shù)中的低K物質A厚度和低K物質A介電常數(shù)。也就是說，這一測試結構所要觀察的是金屬層中間的絕緣體的特性，而對于該絕緣體層的特性影響最多的就是該層的厚度和該層的介電常數(shù)。

表1 SIPPs與測試結構對應表Tab.1 SIPPs and corresponding test structures

在設計層躍平行板電容測試結構的時候，忽略了中間一層金屬。大體上，跟平行板電容測試結構是相近的，唯一的不同就是跳過了一層金屬。例如，若是針對金屬層2所設計的測試結構，那么，得到的結構中，只有除了金屬層2以外的其它層的平行板。利用這個測試結構，結合下面的叉指型電容測試結構，可以取得SIPPs參數(shù)中的互連線厚度參數(shù)。

叉指型電容測試結構是一種比較特殊的測試結構，可以用來測量出兩種電性，分別是電容和電阻。這樣能盡量減少測試結構所占用的面積，又不失去所需要的統(tǒng)計資料，使得制造成本相對降低，而且由于利用該結構，同時測量出電阻和電容，它們的工藝波動是一樣的，更有利于提高Corner模型的精確性。圖3是叉指型電容測試結構簡圖。主要的測試結構擺在層 i和層( i+1)。左下角是連接上下兩個齒型互連線的部分，為了避免短路現(xiàn)象的產生，兩者之間利用通孔拉到另外一層金屬進行連接。對于整體結構來說，由于該部分在整體中所占的比例非常低，可以將它對SIPPs參數(shù)造成的誤差影響忽略。除了這兩個金屬層以外的金屬層都先擺上一個金屬平板。

圖3 叉指型電容測試結構示意圖Fig.3 Comb Meander test structure

這一測試結構需要占用到6個PAD的寬度，測量出來的電阻值是該測試結構中間的蜿蜒曲折部分。該結構是一個Kelvin的4點電阻測試結構。通過在PAD1和PAD5中間灌入一個電流，在PAD2和PAD4測量到一個電壓，利用歐姆定律可以得到該部分的電阻值，進而得到SIPPs中的方塊電阻。另外得到的兩個電容值，一個存在于上下齒狀互連線和中間的蜿蜒曲折互連線之間，另一個存在于該層互連線與上層平行金屬板之間。這兩個電容可以求得SIPPs參數(shù)中的互連線厚度、特征尺寸偏差、低K物質B介電常數(shù)。在測量時，一種方式需要將PAD1，PAD2， PAD3，PAD4，PAD5連接到感應端，PAD6連接到驅動端；另一種方式需要將PAD1，PAD2，PAD4，PAD5連接到感應端，PAD3，PAD6連接到驅動端。圖4為其自動產生出的結構版圖的一部分。

圖4 叉指型電容測試結構版圖結果Fig.4 Layout of Comb Meander test structure

叉指型通孔鏈電阻測試結構是另一種測試結構，它和叉指型電容測試結構不同的地方是，圖3中的蜿蜒曲折互連線，被換成了需要測量的通孔鏈，如圖5所示。在有限的空間上盡量將蜿蜒曲折的互連線換成測量通孔電阻的通孔鏈，這樣，當使用原來的Kelvin 4點測量的時候，就可以得到一個有許多個通孔串連起來的電阻值。因此可以用此方法得到SIPPs中的通孔電阻，也可以使用這一個測試結構測量得到一個電容，這個電容可以達到之前叉指型電容測試結構所可以推導出來SIPPs參數(shù)的互連線厚度、特征尺寸偏差。圖6是自動產生出的測試結構版圖的一部分。

圖5 叉指型通孔鏈電阻測試結構示意圖Fig.5 Comb Meander for Via Resistance test structure

圖6 叉指型通孔鏈電阻測試結構部分版圖結果Fig.6 Layout of Comb Meander for Via Resistance test structure

3 測試結構的實現(xiàn)

整個測試結構的實現(xiàn)流程如圖7所示

圖7 測試結構產生流程圖Fig.7 test structure realize Flow chart

首先需要準備相關的版圖層信息文件，這樣才可以知道每一層金屬在版圖中所對應的GDSII層數(shù)字，進而在使用Perl語言編程時產生正確的版圖層；另外一個文件是所要產生的測試結構的信息，包括所要產生的測試結構所在的版圖層名稱和互連線寬度、間距的大小，這部分信息在設計測試結構時就需要根據(jù)結構所要提取的參數(shù)設計出來；然后利用Perl語言編輯器編寫以下的程序，自動產生出所有的測試結構。

#!/usr/bin/perl

if ($#ARGV != 2) {

print "usage: perl PPC.pl struct_file layer_map out_cif_dir "; exit; }

print "usage OK ";

# Some fixed key words

$struct_key_word = "S65";

$parallel_plate_type = "pp3D";

$comb_meander_type = "comb3D";

$via_resistance_type = "via";

# Declare a CIF file name's prefix

$cif_file_prefix = "dummy";

# Let Perl's memeory start to manage

# the input arguments

$struct_file = $ARGV[0];

$layer_map = $ARGV[1];

$out_cif_dir = $ARGV[2];

# An overall CIF output file dir is good

system ("mkdir -p -m 777 ./$out_cif_dir");

# Initialize some indices and parameters

$total_gds_layer_count = 0;

$total_metal_layer_count = 0;

$width = 0.0;

$spacing = 0.0;

測試結構實現(xiàn)的過程中，采用的平臺是Sun的FireV490機器，操作系統(tǒng)是SunOS 5.8，Perl 語言版本為v5.6.0，Cadence IC的版本為5.10.41。在整個試驗中，按照設計規(guī)則(0.065um Logic 1P8M Salicide 1.0(G) or 1.2(LL)/1.8/2.5.or 3.3V Design Rule, Version 1.0)的規(guī)定，產生了目標為抽取出八層互連線SIPPs參數(shù)的測試結構，對于每一層互連線都設計了16種不同比例的線寬和間距，共產生了152個測試結構，以此估算執(zhí)行完整的流程所耗費的時間和資源以及得到的結果。

首先讀入所有測試結構文件并產生相應的CIF格式文件，一共花了50秒的CPU時間。接著將CIF文件轉成Cadence的DFII格式的版圖文件并讀入，一共花費了15分42秒。接下來將所有的測試線放到同一個單元中，再一次進行所有測試結構的電學連接檢查。其檢查結果如圖8所示。從圖中可以看到，無論短路或者開路的檢查，都是通過的。最后將所有測試結構轉換成晶圓廠適用的GDSII格式。最終所產生的GDSII文件大小是216.4M，第二階段的這個過程共花費了18分6秒的時間。

圖8 測試結構電學連接檢查結果Fig.8 Electric Rule Check result of test structures

4 結束語

我們設計了一套完整的測試結構套件并利用高階語言自動將其實現(xiàn)。該套件主要包括平行板電容測試結構、層躍平行板電容測試結構、叉指型電容測試結構和叉指型通孔鏈電阻測試結構以及它們的誤差消除結構。將幾種類型的測試結構和版圖中各層對應的GDSII名稱分別編寫成輸入文件形式，然后利用高階Perl語言自動產生出來。利用高階語言產生測試結構的方法，使得在測試結構產生的過程中，只需要花時間編寫輸入文件，就可以在短時間內，實現(xiàn)完整的測試結構，減少由于人力介入產生的錯誤，提高了測試結構實現(xiàn)的效率。

設計的該測試結構套件主要針對目前納米工藝技術節(jié)點，得到該工藝下的SIPPs，對目前階段的工藝水平進行準確的評估，以建立工藝的Corner模型和提供可制造性物理設計規(guī)則、互連線電阻非線性SPICE模型等。該測試結構的實現(xiàn)方法達到了測試結構對工藝節(jié)點的自動跟蹤功能，在技術節(jié)點的發(fā)展過程中，只要將測試結構的輸入文件根據(jù)工藝節(jié)點進行修改，便可以評估該技術節(jié)點下后段工藝性能參數(shù)。

[1] GEFFKEN R M, MOTSI F W T. International technology roadmap for semiconductors[EB/OL].(2003-12)[2009-07-29] http://www.itrs.net/ Links/2003ITRS/Interconnect2003.pdf.

[2] CHENG Y H. A glance of technology efforts for design-for-manufacturing in nano-scale CMOS processes[J]. Science in China, 2008, 51(6): 807－818.

[3] CHANG K J, LYU D C H. Accurate 3-D capacitance test and characterization of dummy metal fills to achieve design for manufacturability [C]// Proceeding of 10th CMP-MIC Conf., USA: Fremont ,2005.

[4] WILSON J, WALTER N G. Dracula reference version 4.9 [R]. USA, San Jose, 2004.

[5] JOHN K, CARLO G, ANDREZJ J. Design data translator’s reference version 5.1.41 [R]. USA, San Jose, 2004.

[6] ERTUGRUL D, JUDITH M. SIPPs standard interconnect performance parameters [EB/OL]. (2003-09-22)[2009-07-29] http://www.ece.cmu.edu/ ~chraska/tau99/Talks/don_cott.pdf.

Interconnect Test Structures Design and Realized in Nano CMOS Technology

ZHANG Yong-hong, BI Ye
(Practicing and Training Center, Shanghai Second Polytechnic University, Shanghai 201209,P.R.China)

As manufacturing technology of integrate circuit into the nanometer era, the variations of semiconductor materials and processes physical properties during interconnect manufacturing can’t be corrected only by previous resolution enhancement techniques of fab or mask shop. Designed Parallel Plate, Layer-skipping Parallel Plate, Comb Meander, Comb Meander for via Resistance inactive test structure kits to extract Standard Interconnect Performance Parameters SIPPs, and automatically realized them with High-level Perl language. Greatly improved the efficiency of test structure’s design and realized. Lay the foundations for formulation of DFM physical design rules and further research interconnection statistical models under nano technology with more unique physical phenomena.

interconnect; SIPPs; test structures design; automatically realized

TN405

A

1001-4543(2010)01-0016-06

2009-09-07;

2009-12-11

張永紅（1982－），女，河南商丘人，碩士，主要研究方向為大規(guī)模與超大規(guī)模集成電路設計，電子郵件：yhzhang@pc.sspu.cn。

上海第二工業(yè)大學校基金（No.QD209012）