陳大羽 王 琨 李 濤 雷 寧 武文波

(北京空間機(jī)電研究所,北京100076)

1 引言

隨著衛(wèi)星應(yīng)用范圍的不斷擴(kuò)大,星上設(shè)備的種類和數(shù)量都呈現(xiàn)出增加趨勢(shì),但是,由于不同的設(shè)備采用不同的接口,設(shè)備間互連復(fù)雜,導(dǎo)致數(shù)據(jù)傳輸存在一定瓶頸。因此,迫切需要一種高可靠性、高速和低復(fù)雜度的總線技術(shù)來解決星上設(shè)備互連問題。SpaceWire總線就是針對(duì)這種需求提出的,是歐空局2003年推出的一種高速、點(diǎn)對(duì)點(diǎn)、全雙工的串行總線協(xié)議[1]。該協(xié)議以IEEE 1355-1995協(xié)議和LVDS標(biāo)準(zhǔn)為基礎(chǔ),提供了一種通用接口標(biāo)準(zhǔn),簡(jiǎn)化和規(guī)范了不同設(shè)備之間互連。

與CAN、FlexRay和1553B總線相比,SpaceWire總線的一個(gè)突出特點(diǎn)就是高速度和低復(fù)雜度,很容易在ASIC和FPGA上實(shí)現(xiàn)。更為重要的是該總線技術(shù)已成功應(yīng)用于Mars Express和Smart-1等多個(gè)空間任務(wù),目前,國(guó)內(nèi)開展此項(xiàng)技術(shù)研究的單位很少,尚且沒有星上應(yīng)用實(shí)例。本文針對(duì)SpaceWire總線進(jìn)行研究,分析其硬件實(shí)現(xiàn)特點(diǎn),并給出了一種節(jié)點(diǎn)設(shè)計(jì)的實(shí)現(xiàn)方法。

2 SpaceWire總線介紹

SpaceWire總線可用于航天器有效載荷分系統(tǒng)設(shè)備之間、單元之間的數(shù)據(jù)和控制信息的處理,能滿足高性能、高速數(shù)據(jù)傳輸,可以提供一種統(tǒng)一的用來連接傳感器、數(shù)據(jù)處理單元、大容量存儲(chǔ)器的基礎(chǔ)框架。SpaceWire總線除了具有很好的電磁兼容性(Electro Magnetic Compatibility,EMC)的特性之外,在錯(cuò)誤檢測(cè)、異常處理、故障保護(hù)和故障恢復(fù)及時(shí)間確定性方面都做了相應(yīng)加強(qiáng)。

SpaceWire總線的特點(diǎn)如下:

1)全雙工、串行、點(diǎn)對(duì)點(diǎn)的串行數(shù)據(jù)總線,碼速率達(dá)200Mbit/s,利用每個(gè)方向上的2對(duì)差分信號(hào)線實(shí)現(xiàn)數(shù)據(jù)的傳輸;

2)電纜最長(zhǎng)為10m,連接器采用專為航天應(yīng)用開發(fā)設(shè)計(jì)的微型9針D型連接器;

3)通過采用LVDS技術(shù),獲得了高速傳輸能力,其電壓為350mV;

4)輸出的編碼方式采用數(shù)據(jù)-濾波(Data-Strobe,DS)編碼;

5)網(wǎng)絡(luò)由一定數(shù)量的SpaceWire節(jié)點(diǎn)通過SpaceWire路由器連接而成,節(jié)點(diǎn)可以通過SpaceWire電纜直接相連,也可通過SpaceWire路由器與其它SpaceWire節(jié)點(diǎn)或路由器相連;

6)SpaceWire總線標(biāo)準(zhǔn)ECSS-E-50-ST-12C涉及物理層、信號(hào)層、字符層、交換層、信息包層和網(wǎng)絡(luò)層共6層協(xié)議,對(duì)應(yīng)ISO/OSI中的物理層和數(shù)據(jù)鏈路層[1]。

SpaceWire總線協(xié)議ECSS-E-50-ST-12C對(duì)節(jié)點(diǎn)的軟件設(shè)計(jì)做出詳細(xì)的描述,其中交換層涉及節(jié)點(diǎn)的整體框架和狀態(tài)機(jī),信號(hào)層介紹DS編碼,這2層協(xié)議是節(jié)點(diǎn)設(shè)計(jì)的基礎(chǔ)。

2.1 SpaceWire節(jié)點(diǎn)組成結(jié)構(gòu)

協(xié)議中SpaceWire節(jié)點(diǎn)的框架結(jié)構(gòu)由STATEMACHINE狀態(tài)機(jī)模塊、TRANSMITTER發(fā)送模塊、TX FIFO模塊、RECEIVER接收模塊和RX FIFO模塊5個(gè)模塊組成,如圖1所示。

圖1 SpaceWire節(jié)點(diǎn)組成框圖

SpaceWire節(jié)點(diǎn)的STATE MACHINE狀態(tài)機(jī)模塊控制著整個(gè)節(jié)點(diǎn)按照時(shí)鐘節(jié)拍有序地工作,包含ErrorReset、ErrorWait、Ready、Started、Connecting、Run共 6個(gè)狀態(tài) ,當(dāng)狀態(tài)機(jī)跳轉(zhuǎn)到 Run 狀態(tài)時(shí),2個(gè)節(jié)點(diǎn)可以傳輸數(shù)據(jù)。

TRANSMITTER發(fā)送模塊負(fù)責(zé)完成數(shù)據(jù)字符、時(shí)間碼、控制字符的發(fā)送。該模塊的位比特率在2～200Mbit/s之間可調(diào)。發(fā)送的數(shù)據(jù)格式采用DS編碼,圖1中的DOUT和SOUT為編碼后的數(shù)據(jù)信號(hào)。

TX FIFO模塊從主機(jī)設(shè)備接收數(shù)據(jù),然后將數(shù)據(jù)寫入TRANSMITTER發(fā)送模塊,完成發(fā)送數(shù)據(jù)的存取功能。

RECEIVER接收模塊通過輸入信號(hào)DIN和SIN恢復(fù)出時(shí)鐘Rx-Clk,然后用該時(shí)鐘采集數(shù)據(jù)DIN信號(hào)完成接收另一節(jié)點(diǎn)發(fā)送的控制字符、時(shí)間碼和數(shù)據(jù)字符的功能。其中接收到的控制字符給STATE MACHINE狀態(tài)機(jī)模塊進(jìn)行處理,接收到的數(shù)據(jù)字符寫入RX FIFO模塊。

RX FIFO模塊從RECEIVER接收模塊接收數(shù)據(jù),當(dāng)主機(jī)設(shè)備存儲(chǔ)空間未滿時(shí)將數(shù)據(jù)寫入,完成接收數(shù)據(jù)的存取功能。

2.2 DS編碼

TRANSMITTER發(fā)送模塊和RECEIVER接收模塊分別采用了DS編碼。DS編碼是一種編碼模式,它將數(shù)據(jù)和時(shí)鐘信號(hào)編碼為D信號(hào)和S信號(hào),其中D信號(hào)和原始數(shù)據(jù)信號(hào)完全一致,S信號(hào)只是在數(shù)據(jù)信號(hào)不發(fā)生改變的情況下,才會(huì)發(fā)生翻轉(zhuǎn),如圖2所示。

圖2 DS編碼技術(shù)示意圖

DS編碼的特點(diǎn)如下:

1)編碼算法簡(jiǎn)單。D和S信號(hào)的生成邏輯如下:初始時(shí)D=0,S=0;當(dāng)發(fā)送數(shù)據(jù)期間,D=Data,S=Data XOR Strobe。其中,Strobe信號(hào)為生成S信號(hào)時(shí)設(shè)置的中間信號(hào)。

2)解碼算法容易。只需要將D和S信號(hào)異或操作即可得到解碼器時(shí)鐘,Rx-Clk=D XOR S,解碼時(shí)采用Rx-Clk的上下沿采集D信號(hào)接收數(shù)據(jù);

3)抗誤碼率高。相對(duì)于Data-Clock編碼,DS編碼傳輸具有更高的抗誤碼率,即使有接近一位的信號(hào)漂移或者畸變,也可以正確識(shí)別[2]。

3 節(jié)點(diǎn)設(shè)計(jì)關(guān)鍵

本課題根據(jù)圖1所示的框圖進(jìn)行節(jié)點(diǎn)設(shè)計(jì),主要對(duì)時(shí)鐘域劃分、TRANSMITTER發(fā)送模塊設(shè)計(jì)、RECEIVER接收模塊設(shè)計(jì)和RX FIFO模塊讀出頻率4個(gè)節(jié)點(diǎn)設(shè)計(jì)關(guān)鍵點(diǎn)分別進(jìn)行介紹。

3.1 時(shí)鐘域劃分

常規(guī)SpaceWire節(jié)點(diǎn)設(shè)計(jì)采用2個(gè)時(shí)鐘域劃分,即RECEIVER接收模塊工作在Rx-Clk接收時(shí)鐘域,其它模塊工作在主時(shí)鐘域。在這種設(shè)計(jì)中,其它模塊在和RECEIVER接收模塊進(jìn)行數(shù)據(jù)交互時(shí)做跨時(shí)鐘域處理,其優(yōu)點(diǎn)是設(shè)計(jì)簡(jiǎn)單;缺點(diǎn)是TRANSMITTER發(fā)送模塊的數(shù)據(jù)發(fā)送速率不高。由于TRANSMITTER發(fā)送模塊和STATE MACHINE狀態(tài)機(jī)模塊、TX FIFO模塊、RX FIFO模塊都工作在主時(shí)鐘域,由此可知,時(shí)鐘速率最慢的模塊決定了主時(shí)鐘的工作頻率。

本課題將節(jié)點(diǎn)劃分為4個(gè)時(shí)鐘域:Main-Clk時(shí)鐘域、Tx-Clk發(fā)送時(shí)鐘域、Rx-Clk接收時(shí)鐘域和Host-Clk時(shí)鐘域,如圖3所示。STATE MACHINE狀態(tài)機(jī)工作在Main-Clk時(shí)鐘域,該模塊負(fù)責(zé)整個(gè)系統(tǒng)的控制;TRANSMITTER發(fā)送模塊工作在Tx-Clk發(fā)送時(shí)鐘域,頻率在2～200MHz范圍之間可調(diào);RECEIVER模塊工作在Rx-Clk接收時(shí)鐘域,通過DIN和SIN得到接收時(shí)鐘Rx-Clk,該模塊在該時(shí)鐘域完成數(shù)據(jù)接收;TX FIFO模塊采用異步FIFO設(shè)計(jì),寫數(shù)據(jù)工作在Host-Clk時(shí)鐘域,讀數(shù)據(jù)工作在Tx-Clk時(shí)鐘域;RX FIFO模塊同樣采用異步FIFO設(shè)計(jì),寫數(shù)據(jù)工作在Rx-Clk時(shí)鐘域,讀數(shù)據(jù)工作在Host-Clk時(shí)鐘域。

圖3 SpaceWire節(jié)點(diǎn)時(shí)鐘域劃分框圖

數(shù)據(jù)在不同的時(shí)鐘域傳輸需要做跨時(shí)鐘域處理,這樣可以消除亞穩(wěn)態(tài)對(duì)數(shù)據(jù)的影響。劃分時(shí)鐘域的優(yōu)點(diǎn)包括:1)使只有TRANSMITTER發(fā)送模塊工作在高速時(shí)鐘下,比多個(gè)模塊工作在主時(shí)鐘域的常規(guī)節(jié)點(diǎn)設(shè)計(jì),更容易提高數(shù)據(jù)的發(fā)送速率;2)TX FIFO模塊和RX FIFO模塊采用異步FIFO設(shè)計(jì)完成SpaceWire節(jié)點(diǎn)和主機(jī)設(shè)備異步數(shù)據(jù)交互,與同步FIFO設(shè)計(jì)相比,異步FIFO設(shè)計(jì)可以提高節(jié)點(diǎn)與不同主機(jī)設(shè)備的連接靈活性和可靠性。

3.2 TRANSMITTER發(fā)送模塊設(shè)計(jì)

TRANSMITTER發(fā)送模塊工作在2～200MHz的可變頻率下,目前的常規(guī)設(shè)計(jì)采用上升沿發(fā)送數(shù)據(jù),也就是用單倍數(shù)據(jù)速率(Single Data Rate,SDR)寄存器1個(gè)時(shí)鐘周期發(fā)送1位數(shù)據(jù)。此時(shí)程序最高工作頻率為200MHz,對(duì)設(shè)計(jì)者提出了很高的要求。本課題設(shè)計(jì)采用雙倍數(shù)據(jù)速率(Double Data Rate,DDR)寄存器上下沿同時(shí)發(fā)送數(shù)據(jù),此時(shí)一個(gè)時(shí)鐘周期發(fā)送2位數(shù)據(jù),對(duì)于200MHz數(shù)據(jù)率只需要采用100MHz時(shí)鐘即可完成數(shù)據(jù)發(fā)送,大大降低了硬件程序的設(shè)計(jì)難度,也有利于向更高性能擴(kuò)展。對(duì)于Xilinx FPGA,輸出雙倍數(shù)據(jù)速率寄存器ODDR元件完成上下沿采樣發(fā)送數(shù)據(jù),輸出差分緩存OBUFDS元件在FPGA內(nèi)部完成單端信號(hào)轉(zhuǎn)成差分信號(hào),連接2個(gè)元件可得到TRANSMITTER發(fā)送模塊的底層輸出設(shè)計(jì),如圖4所示。

圖4 Xilinx FPGA下發(fā)送模塊的底層輸出設(shè)計(jì)

3.3 RECEIVER接收模塊設(shè)計(jì)

RECEIVER接收模塊設(shè)計(jì)關(guān)鍵在于時(shí)鐘恢復(fù)后,能否正確使用恢復(fù)后的Rx-Clk時(shí)鐘接收數(shù)據(jù)。RECEIVER接收模塊設(shè)計(jì)非常簡(jiǎn)單,一個(gè)異或門和兩個(gè)寄存器即可完成,如圖5所示。但是,由于接收端最高工作頻率為200MHz,時(shí)鐘周期只有5ns,這樣FPGA內(nèi)異或門、寄存器位置和布線延時(shí)特性會(huì)造成Rx-Clk建立保持時(shí)間不能滿足時(shí)序要求,不能正確接收D信號(hào),從而導(dǎo)致整個(gè)RECEIVER接收模塊接收數(shù)據(jù)錯(cuò)誤,無法正常工作。為了解決該問題,本課題通過直接在FPGA底層手動(dòng)放置異或門和寄存器位置來調(diào)整FPGA內(nèi)部布線延時(shí),以滿足建立保持時(shí)間要求使恢復(fù)后的Rx-Clk正確接收D信號(hào)。

圖5 RECEIVER接收模塊接收數(shù)據(jù)設(shè)計(jì)

圖6給出通過恢復(fù)后的Rx-Clk時(shí)鐘雙沿采集數(shù)據(jù)填充到移位寄存器的DS解碼流程圖[2]。

圖6 R ECEIVER模塊DS解碼流程圖

當(dāng)數(shù)據(jù)未傳輸(D=0,S=0)時(shí),通過異或操作恢復(fù)后的時(shí)鐘為0,此時(shí)不接收數(shù)據(jù)。當(dāng)數(shù)據(jù)傳輸時(shí),通過異或恢復(fù)出時(shí)鐘,在時(shí)鐘上升沿采集數(shù)據(jù)填充到移位寄存器,在時(shí)鐘的下降沿將數(shù)據(jù)填充到移位寄存器的下一個(gè)位置。收到2位數(shù)據(jù)與之前收到的數(shù)據(jù)進(jìn)行拼接,然后判斷是控制字符、時(shí)間碼或者數(shù)據(jù)字符,控制字符傳輸?shù)絊TATE MACHINE狀態(tài)機(jī)模塊處理,數(shù)據(jù)字符寫入RX FIFO,時(shí)間碼則直接發(fā)送到主機(jī)進(jìn)行確認(rèn)。

3.4 RX FIFO模塊讀出頻率

首先,介紹一下SpaceWire標(biāo)準(zhǔn)協(xié)議中的數(shù)據(jù)字符和數(shù)據(jù)包結(jié)束字符(End of Packet,EOP),其格式如圖7所示。協(xié)議規(guī)定2個(gè)EOP之間的所有數(shù)據(jù)字符為一個(gè)完整的數(shù)據(jù)包,采用EOP來標(biāo)志前一數(shù)據(jù)包的結(jié)束和下一數(shù)據(jù)包的開始。數(shù)據(jù)寫入RX FIFO時(shí),要求把EOP作為特殊字符寫入RX FIFO,也就是寫入RX FIFO數(shù)據(jù)個(gè)數(shù)為數(shù)據(jù)字符個(gè)數(shù)加1。

圖7 SpaceWire數(shù)據(jù)字符和EOP

根據(jù)協(xié)議可知,節(jié)點(diǎn)輸出到主機(jī)設(shè)備的并行數(shù)據(jù)頻率低于位比特率,也就是說從RX FIFO讀出的數(shù)據(jù)頻率小于DIN的發(fā)送頻率,因此,精確計(jì)算出RX FIFO的最小讀出數(shù)據(jù)頻率對(duì)RX FIFO模塊的設(shè)計(jì)至關(guān)重要,如果低于此頻率,RX FIFO的寫入頻率大于讀出頻率,就會(huì)發(fā)生RX FIFO數(shù)據(jù)溢出。下面舉2個(gè)例子說明不同數(shù)據(jù)包大小情況下,計(jì)算RX FIFO讀出的數(shù)據(jù)頻率的方法。

例1,假設(shè)輸入數(shù)據(jù)DIN位比特速率為200Mbit/s,數(shù)據(jù)包采用一個(gè)數(shù)據(jù)字符和一個(gè)EOP數(shù)據(jù)包結(jié)束控制字符,下面給出RX FIFO讀取接收數(shù)據(jù)的最小時(shí)鐘頻率的計(jì)算過程。

已知,數(shù)據(jù)字符和EOP共計(jì)2個(gè)數(shù)據(jù)寫入RX FIFO。

由于DIN位比特速率為200Mbit/s,所以每比特?cái)?shù)據(jù)的時(shí)間為5ns。接收數(shù)據(jù)字符所需要的時(shí)間是10bit所需要的時(shí)間,10×5ns=50ns;接收EOP所需要的時(shí)間是4×5ns=20ns;寫入RX FIFO的2個(gè)數(shù)據(jù)所需要的時(shí)間是70ns,平均每個(gè)數(shù)據(jù)35ns,這樣得出RX FIFO的最小讀出數(shù)據(jù)頻率為28.571MHz(1/35ns)。

例2,假設(shè)輸入數(shù)據(jù)DIN位比特速率為200Mbit/s,數(shù)據(jù)包采用4個(gè)數(shù)據(jù)字符和一個(gè)EOP數(shù)據(jù)包結(jié)束控制字符,給出RX FIFO讀取接收數(shù)據(jù)的最小讀出數(shù)據(jù)頻率的計(jì)算過程。

已知,數(shù)據(jù)字符和EOP共計(jì)5個(gè)數(shù)據(jù)寫入RX FIFO。

由于DIN位比特速率為200Mbit/s,所以每位數(shù)據(jù)的時(shí)間為5ns。接收4個(gè)數(shù)據(jù)字符所需要的時(shí)間是40bit所需要的時(shí)間,40×5ns=200ns;接收EOP所需要的時(shí)間是4×5ns=20ns;寫入RXFIFO的5個(gè)數(shù)據(jù)所需要的時(shí)間是220ns,平均每個(gè)數(shù)據(jù)44ns,這樣得出RX FIFO的最小讀出數(shù)據(jù)頻率為22.727MHz(1/44ns)。

上述2個(gè)例子中的計(jì)算結(jié)果可以按照公式(1)計(jì)算得到。

式中 FRC表示RX FIFO讀出時(shí)鐘的最小讀出數(shù)據(jù)頻率;NDC表示一個(gè)數(shù)據(jù)包中數(shù)據(jù)字符Data Charactor個(gè)數(shù);TDC表示每一數(shù)據(jù)字符Data Charactor的接收時(shí)間;TE表示EOP的接收時(shí)間;RB表示位比特速率[3]。

通過上面2個(gè)例子可以得出,RX FIFO模塊可以接收的最小讀出數(shù)據(jù)頻率和RECEIVER接收模塊可以接收的最小數(shù)據(jù)包大小相關(guān)。由式(1)可知,在數(shù)據(jù)包里數(shù)據(jù)個(gè)數(shù)為1的情況下取得最小讀出數(shù)據(jù)頻率,該頻率為28.571MHz;只要主機(jī)系統(tǒng)的讀出頻率大于這一頻率,無論數(shù)據(jù)包多大,都不會(huì)發(fā)生RX FIFO數(shù)據(jù)溢出。

4 SpaceWire節(jié)點(diǎn)實(shí)驗(yàn)測(cè)試

為了驗(yàn)證SpaceWire節(jié)點(diǎn)的功能和性能是否滿足協(xié)議規(guī)定的設(shè)計(jì)要求,可采用兩個(gè)硬件程序設(shè)計(jì)的SpaceWire節(jié)點(diǎn)傳輸圖像數(shù)據(jù)的實(shí)驗(yàn)方法進(jìn)行測(cè)試,圖8為SpaceWire節(jié)點(diǎn)驗(yàn)證框圖。

圖8 SpaceWire節(jié)點(diǎn)驗(yàn)證框圖

從圖8可知整個(gè)實(shí)驗(yàn)的工作過程,在ROM中存儲(chǔ)一幅大小為128行×128列×8bit的圖像,SpaceWire節(jié)點(diǎn)1從ROM讀出數(shù)據(jù)并打包,經(jīng)差分?jǐn)?shù)據(jù)線對(duì)發(fā)送給SpaceWire節(jié)點(diǎn)2;節(jié)點(diǎn)2將收到的數(shù)據(jù)寫入緩存FIFO;然后從緩存FIFO按照Cameralink采集卡的規(guī)定接口格式讀出數(shù)據(jù);最后,通過采集卡采集圖像,并和原始圖像進(jìn)行對(duì)比驗(yàn)證。圖中UART串口的作用是控制節(jié)點(diǎn)1的工作狀態(tài)并且監(jiān)視其內(nèi)部參數(shù)[4]。

經(jīng)實(shí)驗(yàn)驗(yàn)證,串口可以控制SpaceWire節(jié)點(diǎn)1的工作狀態(tài)和監(jiān)視其內(nèi)部參數(shù),采集到的圖像數(shù)據(jù)和原始圖像保持一致。在Xilinx的XC4VSX35-10開發(fā)平臺(tái)上,SpaceWire單個(gè)節(jié)點(diǎn)程序占用241個(gè)寄存器和898個(gè)4輸入查找表,并且可以工作在240MHz時(shí)鐘頻率下[5]。

5 結(jié)束語

SpaceWire總線是一種高速、點(diǎn)對(duì)點(diǎn)、全雙工的串行總線協(xié)議。本文在對(duì)總線協(xié)議、SpaceWire節(jié)點(diǎn)的總體框架和DS編碼進(jìn)行深入分析的基礎(chǔ)上,針對(duì)時(shí)鐘域劃分、TRANMITTER發(fā)送模塊設(shè)計(jì)、RECEIVER接收模塊設(shè)計(jì)進(jìn)行了設(shè)計(jì)。并且對(duì)不同數(shù)據(jù)包大小情況下,RX FIFO的最小讀出數(shù)據(jù)頻率做了分析計(jì)算,為RX FIFO模塊設(shè)計(jì)提供了理論支持。最后,通過圖像傳輸實(shí)驗(yàn)驗(yàn)證了SpaceWire節(jié)點(diǎn)設(shè)計(jì)的功能和性能,結(jié)果表明該節(jié)點(diǎn)設(shè)計(jì)可以滿足空間高速數(shù)據(jù)傳輸中高可靠性、低誤碼率和低復(fù)雜度的要求。

[1]European Cooperation for Space Standardization.ECSS-E-50-ST-12C SpaceWire Links,Nodes,Routers and Networks[S].Issue2,Noordwijk The Netherlands,2008.

[2]羅學(xué)平,孟新,姚秀娟.一種高速數(shù)據(jù)傳輸協(xié)議的研究與應(yīng)用[J].微計(jì)算機(jī)信息,2008(8):217-218.

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