蔡 爍 何輝煌 余 飛 尹來容 劉 洋

①(長沙理工大學計算機與通信工程學院 長沙 410114)

②(長沙理工大學汽車與機械工程學院 長沙 410114)

③(中通服咨詢設計研究院有限公司 南京 210019)

1 引言

隨著互補金屬氧化半導體(Complementary Metal Oxide Semiconductor, CMOS)器件特征尺寸持續(xù)縮小，電路規(guī)模不斷增大，芯片的速度、功耗等性能得到穩(wěn)步提升。但與此同時，工藝擾動、環(huán)境噪聲和粒子輻射等造成的芯片失效率問題日益嚴重，給電路可靠性帶來嚴峻挑戰(zhàn)[1-3]，尤其是因空間高能粒子輻射引發(fā)的軟錯誤所帶來的影響最為嚴重。依據國際半導體技術發(fā)展藍圖(International Technology Roadmap for Semiconductors,ITRS)對集成電路的預測，電路制造工藝由45 ns縮減至12 ns時，電路軟錯誤率可增加10個以上數(shù)量級。因此，在設計階段對電路失效率進行有效評估并采取合理容錯與加固設計以提高產品可靠性變得刻不容緩[4]。

電路可靠程度可用電路失效率衡量。準確、高效地評估電路失效率是指導高效容錯設計的前提[5]。邏輯電路失效率評估方法一般可分兩類：基于模擬的方法與基于信號概率分析的方法。蒙特卡羅(Monte Carlo, MC)方法是典型的基于模擬的方法，其準確性與模擬次數(shù)密切相關[6]。由于要模擬多次才能保證準確性，MC方法往往耗時較長。概率轉移矩陣(Probability Transition Matrix, PTM)與概率門模型(Probabilistic Gate Models, PGM)方法都可通過準確分析電路的輸入輸出關系評估電路整體失效率。PTM方法通過建立基本門電路的輸入與輸出關系評估電路可靠性，是一種能準確計算電路整體失效率的概率分析方法，其缺點是算法的空間復雜度太大[7,8]。PGM方法利用條件概率計算不同類型扇出重匯聚結構的節(jié)點信號概率，具有線性的空間復雜度，但在扇出重匯聚處的指數(shù)級時間復雜度未能得到有效解決?；赑GM的估算方法則假設所有邏輯門的輸入信號相互獨立，通過逐個門迭代計算輸出節(jié)點概率，雖然計算過程簡單，但因忽視了信號相關性影響，僅能得到近似結果[9-11]。文獻[12]表明三模冗余技術是目前使用最廣泛的緩解FPGA軟錯誤的電路加固技術，可以有效提高電路可靠性。文獻[13]提出的關鍵信號算法(Critical Score Algorithm, CSA)可快速計算特定輸入下的電路失效率，其復雜度與電路規(guī)模呈線性關系，但也因其沒有考慮信號相關性而導致準確性不高。當前關于電路信號相關性的研究仍無法做到在保證計算精度的情況下解決耗時問題，難以應用于超大規(guī)模電路的評估與計算。

精準定位敏感目標且針對性地容錯加固能以最小代價降低電路失效率[14,15]。在容錯設計中，人們關注的是那些對電路輸出端有直接影響的門，即敏感門。敏感門與輸入激勵向量及電路拓撲結構有關[16]。文獻[17]結合信號傳播特點，通過深度優(yōu)先搜索遞歸算法對敏感單元進行標識，但因其重復計算扇出節(jié)點而影響了準確性。文獻[18]考慮了扇出源節(jié)點與敏感門的關系，并通過從電路原始輸出端向前迭代獲取潛在敏感門集合，再逐一驗證集合中的門單元。然而，潛在敏感門集獲取方法是基于關鍵信號的，沒有準確考慮信號相關性影響的情況下，潛在敏感門集本身存在誤差。綜上，由于電路規(guī)模增大和信號相關性影響，目前的方法很難既準又快地評估超大規(guī)模電路失效率[19]；也很難精準、高效地定位對電路失效率影響較大的敏感單元。

本文提出一種相關性分離方法用于準確、快速地計算特定向量激勵下的電路失效率；在此基礎上，利用相關性分離后的電路模塊和反向搜索算法精準定位電路敏感單元；再綜合考慮多輸入激勵的情況，確定最優(yōu)容錯目標，實現(xiàn)以低容錯成本提高電路可靠性的目的。

本文第2節(jié)詳細介紹相關性分離方法(COrrelation SEparation Approach, COSEA)；第3節(jié)提出基于相關性分離的邏輯電路敏感門定位算法；第4節(jié)對一系列電路的實驗結果進行分析；最后是結論。

2 相關性分離方法

本文提出一種充分考慮信號相關性的邏輯電路失效率計算方法，該方法將電路劃分為多個獨立電路結構(Independent Circuit Structure, ICS)，并以這些獨立電路結構為基本計算單元，分析它們的出錯率及故障在電路中的傳播情況，以此計算電路失效率。下面介紹此方法的原理與計算過程。

2.1 ICS分類與計算

邏輯電路中普遍存在大量扇出重匯聚結構。上游電路的故障信息會在扇出節(jié)點處沿扇出分支傳播，若扇出支路重匯聚，則匯聚路徑包含相關的故障信息，導致信號具有相關性。可在扇出支路上標記故障來源，根據分支標記溯源故障信息。以扇出節(jié)點為間隔將電路劃分為不同電路模塊。每個模塊包含多個輸入節(jié)點和一個輸出節(jié)點，其中，輸入為電路扇出節(jié)點或原始輸入信號，輸出為扇出節(jié)點或原始輸出。每個電路模塊代表的電路結構都不同，模塊失效率相互獨立，將這些模塊稱為獨立電路結構。根據ICS輸出節(jié)點的不同，將其分為兩類：輸出節(jié)點為扇出節(jié)點的ICS稱為扇出相關電路CFR，其對應的失效率PFR通過扇出源傳播；輸出為非扇出節(jié)點的ICS稱為扇出無關電路CFI，其失效率PFI表示以該節(jié)點為輸出的ICS失效率。

對于非扇出節(jié)點j，以該節(jié)點為輸出的ICS類型為CFI，其對應失效率PFI計算如式(1)所示：

其中，t為其關鍵信號個數(shù)，PFIi為第i個關鍵輸入信號的PFI。

實際上，CFI可轉化為CFR。轉化后CFR的失效率PFR等于轉化前PFI的失效率，與此同時，CFI(b)的PFI變?yōu)?，計算過程如式(2)所示：

式(2)表明，在檢測到b點為扇出節(jié)點后，以b點為輸出的CFI(b)即轉化為CFR(b)。

2.2 節(jié)點信息定義與計算

電路節(jié)點的出錯率受該節(jié)點輸入錐中邏輯門的影響。將電路劃分為不同的CFR和CFI，節(jié)點j的出錯率可表示為EPNj= function(CFR1, CFR2, ···,CFRm, CFIj)。其中，m為節(jié)點j的輸入錐中CFR的個數(shù)，CFIj為以節(jié)點j為輸出的CFI。CFIj對節(jié)點j的影響是必然的；而對于CFR，其故障可能被屏蔽，也可能被傳播至目標節(jié)點j，對該節(jié)點的出錯率產生影響。因此，節(jié)點j的出錯率EPNj可表示為

其中，nc為對節(jié)點j出錯率有影響的CFR的數(shù)目，PFRj為CFRj的失效率，PFIj為CFIj的失效率。

影響目標節(jié)點出錯率的CFR可能有多個，用U表示影響該節(jié)點的CFR集合；影響目標節(jié)點的CFI只有一個。通過以下節(jié)點信息可計算整個電路失效率：節(jié)點邏輯值LV、節(jié)點PFI、影響節(jié)點出錯率的CFR集合U。T表示此3類信息集合，即T={LV, PFI,U}。節(jié)點邏輯值LV由門輸入信號和門類型決定；PFI可利用CSA方法計算，隨著目標節(jié)點的變化，CFI可轉化為CFR。

接下來介紹如何計算集合U。CFR的故障信息通過其輸出節(jié)點(扇出源)傳播，當扇出分支在同一節(jié)點匯聚，由于故障信息已保存，在計算該節(jié)點出錯率時可充分考慮到CFR間的相關性。目標節(jié)點前驅邏輯門的輸入信號中，若多個輸入信號中存在相同的CFR，則說明它們源于同一個CFR。

圖1描述了n輸入與門輸出節(jié)點的CFR集合U的計算過程。設與門輸入信號中‘1’的個數(shù)為n1，‘0’的個數(shù)為n0，n1+n0= n。輸入為‘1’的信號記為P1，P2, ···,Pn1，對應節(jié)點信息為{TP1,TP2, ···,TPn1}，其中TPi={LVPi, PFIPi,UPi}；輸入為‘0’的信號記為Q1, Q2, ···,Qn0，對應節(jié)點信息為{TQ1,TQ2, ···,TQn0}，其中，TQi={LVQi, PFIQi,UQi}。第Pi個‘1’信號節(jié)點信息的CFR集合UPi= {CFRPi(1),CFRPi(2), ···, CFRPi(kPi)}，第Qi個‘0’信號節(jié)點信息的CFR集合UQi= {CFRQi(1), CFRQi(2), ···, CFRQi(kQi)}，圖1中各信號線上所列即為輸入信號所對應的U。輸出端的節(jié)點信息Tout= {LVout, PFIout, Uout}。

圖1 與門輸出節(jié)點的集合U計算過程

針對不同輸入，分情況討論輸出節(jié)點的CFR集合U的計算方法，表1列出了與門輸出節(jié)點信息。同理，或門及非門的輸出節(jié)點信息的計算方法與門類似，不再贅述。

表1 與門輸出節(jié)點信息

(1) n1= n, n0= 0。如圖1(a)所示，與門的所有輸入都為1，其正常輸出為1。此時，任意輸入信號的CFR出錯，都將導致與門輸出出錯。因此，輸出節(jié)點的U即為輸入節(jié)點的U之并集，即Uout=；

(2) n1= n-1, n0= 1。如圖1(b)所示，與門輸入中存在一個0信號，其正常輸出為0。輸入信號Qi上的CFRQi(kQi)出錯，將導致與門輸出出錯；但若CFRQi(kQi)也存在于其他輸入1信號中，則CFRQi(kQi)出錯將使輸入1信號變?yōu)?，導致與門輸出仍為0。因此，只有存在于輸入0且不存在于任意輸入1上的CFR出錯，才會導致與門輸出出錯。此時，輸出節(jié)點的U為輸入0信號的U減去所有輸入1信號的U之并集，即

(3) 1＜n0＜n, n1=n-n0。如圖1(c)所示，與門輸入中存在多個0 信號，其正常輸出為0。與圖1(b)情形類似，只有存在于所有輸入0信號且不存在于任意輸入1信號上的CFR出錯，才能導致門輸出出錯。所以輸出節(jié)點的U為所有輸入0信號的U 之交集減去所有輸入1 信號的U 之并集，即

3 敏感門定位算法

敏感門(Critical Gates, CG)指那些若發(fā)生故障便將直接導致電路失效的邏輯門。CG的故障不會被下游電路邏輯屏蔽，而是被傳至電路原始輸出端，或被下游存儲單元捕獲，從而導致電路失效。本節(jié)提出基于COSEA的敏感門定位算法，包括單個輸入向量激勵下電路的敏感門定位方法和多輸入向量激勵的敏感門定位方法(Vector Critical Gate Location Algorithm, VCGLA)。

3.1 向量敏感門定位算法

在單個特定向量激勵下，若邏輯門故障導致電路失效，則稱此邏輯門為向量敏感門(Vector Critical Gate, VCG)。對特定電路而言，不同輸入向量對應不同的VCG集合。本節(jié)介紹如何計算電路的VCG集合。

類似地，將那些若發(fā)生故障便會導致電路失效的ICS稱為敏感ICS，否則為非敏感ICS。顯然，所有以電路原始輸出節(jié)點為輸出的CFI都是敏感ICS。電路中的CFR是否為敏感ICS則取決于電路的拓撲結構和當前輸入向量。由于非敏感ICS的故障不會導致電路失效，所以該結構內部的邏輯門都不是向量敏感門；而敏感ICS結構內部的邏輯門也并非都是向量敏感門，可使用關鍵信號定位敏感ICS內部的向量敏感門。

VCGLA首先對輸入的電路網表進行解析，針對每個單獨的輸入向量調用COSEA計算電路所有原始輸出的節(jié)點信息T；其次，對所有輸出節(jié)點的集合U進行分類，得到對電路輸出有影響的敏感ICS集合；最后，對得到的ICS進行敏感門定位，使用反向搜索算法從ICS的輸出向上游迭代，通過關鍵信號定位每個能影響到此ICS輸出的邏輯門，將它們加入至敏感門集合。具體過程如算法1所示。

3.2 示例說明

本文以圖2電路為例說明VCGLA具體計算過程。

圖2 示例電路

步驟1 根據COSEA方法計算示例電路原始輸出Out1和Out2的節(jié)點信息分別為Tout1={1, FPG,{CFR(S1), CFR(S4)}}和Tout2={1, 4FPG, {CFR(S1),CFR(S4), CFR(S5)}}，則輸出節(jié)點的UCFR= Uout1∪Uout2= {CFR(S1), CFR(S4), CFR(S5)}, UCFI= {CFI(out1),CFI(out2)}。電路節(jié)點信息的具體計算過程如表2所示，其中No表示該節(jié)點處不需要進行CFI和CFR之間的轉化。

算法1 VCGLA算法

表2 示例電路節(jié)點信息計算過程

步驟2：定位每個敏感ICS內的向量敏感門，在此以CFR(S4)為例。CFR(S4)為UCFR中的敏感ICS，首先找到輸出節(jié)點G6，將G6加入向量敏感門集合；然后，向前追溯G6的輸入信號“10”，由于G6是或門，所以輸入‘1’為G6的關鍵信號，該信號的前驅邏輯門為G4，故將G4添加至向量敏感門集合；最后，G4的前驅為扇出節(jié)點S2，停止此次迭代。因此，CFR(S4)的向量敏感門為G4和G6。分析所有敏感ICS可知，在輸入向量為“1 110”時，電路的向量敏感門集合為{G1, G4, G6, G7, G8, G9}。

3.3 電路敏感門定位算法

電路中被多數(shù)向量甚至所有向量都定位為向量敏感門的邏輯門，被稱為電路敏感門(Circuit Critical Gate, CCG)，它們是容錯設計的重點，對該部分邏輯門進行容錯，能夠大幅度提高電路可靠性。本節(jié)我們提出一種電路敏感門定位算法(Circuit Critical Gate Location Algorithm, CCGLA)，如算法2所示。

若邏輯門G為輸入向量V的向量敏感門，則向量V為邏輯門G的敏感向量。定義邏輯門的敏感向量數(shù)占總輸入向量空間的比值為該邏輯門的敏感度GS。設定敏感度閾值Th，認為電路敏感門即電路中敏感度超過閾值Th的邏輯門。例如，某電路的原始輸入數(shù)為w，其輸入向量空間大小為2w。計算所有輸入向量空間的敏感門集合分別為VCG1,VCG2, ···, VCG2w，若邏輯門Gi出現(xiàn)在其中ki個向量敏感門集合中，則Gi的敏感度為ki/2w。隨著輸入數(shù)和電路規(guī)模的增大，計算所有輸入向量的敏感門集合變得非常困難，因此，通常只選取部分向量計算對應敏感門。設N為選取的向量個數(shù)，ki為第i個邏輯門Gi的敏感向量數(shù)，則Gi的敏感度為

算法2為CCGLA算法總體框架，包含3步：(1)選取N個向量，計算這些向量對應的向量敏感門集合：VCG1, VCG2, ···, VCGN；(2)計算電路中每一個邏輯門的敏感度；(3)設定閾值參數(shù)Th，比較邏輯門的敏感度與閾值Th的大小，超過閾值的門添加至電路敏感門集合。

4 實驗結果及分析

4.1 VCGLA效果驗證

模擬實驗在配備3.0 GHz微處理器和8 GB內存的計算機上進行。VCGLA, CCGLA和CGC方法都是基于MATLAB 2014a平臺。ISCAS-85,89系列電路應用于文獻[16-18,20]進一步驗證提出的方法的準確性，其中文獻[17,18]提出的CGC方法被廣泛應用于電路敏感門定位，通過與其對比驗證VCGLA的準確性與高效性。其中，CGC的變體方法共有6種，選取實驗條件相似(單線程)的CGC-V1, V3,V4和V6方法進行對比。V1方法通過逐個檢測電路每個單元的敏感性獲取向量敏感門，準確率為100%，但因為對每個邏輯門進行檢測耗時太高，無法用于大規(guī)模和超大規(guī)模電路的敏感門定位；相比之下，V3方法是一種快速的VCG定位方法，但準確性不高。V4和V6方法的準確性與定位速度介于以上兩種方法之間。

算法2 CCGLA算法

考慮到CGC-V1, V4和V6方法所需時間較長，針對實驗電路的每種方法各選擇100個向量，用于定位電路的VCG集合。本實驗中，由于CGC-V1方法能精準定位VCG集合，故以其為標準驗證其他方法的準確性。針對ISCAS’85系列4個規(guī)模較小的電路，表3列舉了VCGLA與CGC-V1, V3, V4和V6方法的比較結果。其中，avg.CG為100個相同隨機向量激勵下對應的敏感門數(shù)目的平均值，avg.err是它們與CGC-V1方法相比的誤差平均值(即每個向量對應VCG誤差的平均值)，如式(5)所示，max.err表示單個隨機向量激勵下敏感門集合誤差的最大值，如式(6)所示，表3還列出了單個向量激勵下定位對應VCG的平均計算時間。

表3 VCGLA與CGC-V1, V3, V4和V6方法的比較

其中，m1是是激勵向量數(shù)，VCGCGC-V1(i)是由CGC-V1方法定位出的第i個輸入向量的VCG,VCGOther(i)表示其他幾類方法計算出的第i個輸入向量的VCG，在此統(tǒng)一表示。公式中的VCG差值實際是兩個集合中不同的敏感門總數(shù)：相比CGCV1方法定位的VCG集合，用其他方法定位的VCG集合中漏檢與誤檢的敏感門。

表3中VCGLA的max.err列都為0表明VCGLA與CGC-V1方法找到的所有敏感門集合完全相同，表明本方法在定位向量敏感門時具有100%的準確性；而在定位速度上，VCGLA平均耗時0.2 s，相比CGC-V1的537.3 s快了3個數(shù)量級以上。CGCV3是唯一一個在定位速度上稍快于VCGLA的方法，但由它定位的敏感門集合的最大誤差平均值為69.5，且平均誤差為22.8，是所列方法中準確性最低的。CGC-V4和V6的速度和準確性介于CGCV1和V3之間，但都不及VCGLA。相關性分離方法通過將電路劃分為多個ICS，再以ICS為基本單元分析故障傳播及信號相關性影響，在保證準確性的前提下，大大簡化了敏感門定位算法的迭代過程。

接下來使用VCGLA計算更大規(guī)模電路，衡量其計算大規(guī)模和超大規(guī)模電路時的有效性，結果如表4所示。考慮到CGC-V1, V4和V6方法的計算時間太長，已很難在合適的時間內定位這些大規(guī)模電路的敏感門，后續(xù)實驗中我們僅使用VCGLA與CGC-V3方法定位敏感門。在表3和表4中，avg.err和max.err的含義相同，都是以CGC-V1方法結果為參考。只是表4中計算avg.err和max.err時，使用VCGLA方法的計算結果代替了CGC-V1方法結果，因為之前已證明，VCGLA方法與CGC-V1方法結果一致，且速度遠快于后者。所選實驗電路包括ISCAS’85, 89系列和ITC’99的10個電路。對于其中規(guī)模相對較小的電路，各選取10 000個測試向量，隨著電路規(guī)模的不斷增大，考慮到定位時間的快速增長，所選取向量的數(shù)目逐漸減小。

表4 VCGLA與CGC-V3方法定位大規(guī)模電路的敏感門

從表4可知，電路規(guī)模達到萬門以上，VCGLA的計算耗時仍與CGC-V3方法相差不大，二者計算超大規(guī)模電路的向量敏感門速度都比較快。在實驗中，隨著電路規(guī)模的增長，VCGLA方法的計算耗時基本隨邏輯門的數(shù)量呈線性增長，充分證明所提算法的可拓展性。因此，VCGLA可應用于更大規(guī)模電路的敏感門精準定位。

4.2 CCGLA效果驗證

影響電路敏感門(CCG)定位性能的參數(shù)包括選取的向量數(shù)N和敏感度閾值Th。先考慮N的變化對CCGLA的影響。實驗電路選取C7552的一個單輸出子電路，輸出節(jié)點編號為65。實驗使用CCGLA計算當N為不同值時該子電路的敏感門集合，且對設定的每個N值，取Th的范圍為0～1，步長為0.05。以N=50 000時的計算結果為參考標準，比較N取其它值時對應21個不同Th的電路敏感門集合，并將此21組差值求和表示為該N值與最大N值(N=50 000)的敏感門集合差，實驗結果如圖3所示。由圖可知，當N＜5 000時，對應電路敏感門集合與參考標準差別逐漸減小；當N＞5 000時，隨著N繼續(xù)增大，敏感門集合差異已可忽略。實驗說明，當N增大到一定程度即可用于準確定位CCG集合，無需遍歷所有輸入激勵。實際上，對多數(shù)電路都有此結論。

圖3 N的變化對敏感門差異的影響

Th是電路敏感度閾值，其值可影響CCG集的大小和質量：Th值若增大，則CCG集合中的元素減少，但CCG的敏感度更高；反之，則CCG數(shù)增加，但門的敏感度降低。定位CCG的目的是更高效地對電路進行容錯加固。在此，假設改進后的CCG無錯，對比容錯前后的電路失效率，即可得到對該CCG集合容錯后電路失效率的改善情況，以此評估Th對CCG定位及容錯效果的影響。為保證失效率計算結果的準確性，使用MC模擬方法計算容錯前后電路的失效率，模擬次數(shù)為5×106。實驗電路為ISCAS’89系列電路。

本實驗分5步：(1)選定實驗電路，使用MC方法計算實驗電路失效率，將邏輯門的出錯概率設為10-4[15,20]；(2)設N=10 000，針對Th值定位CCG集合；(3)計算容錯后電路失效率，并對比容錯前電路失效率；(4)改變Th大小，其范圍為0～1，間隔步長為0.05；(5)重復步驟(3)和步驟(4)，分析Th對容錯效果的影響。

實驗結果如圖4所示，圖4(a)-4(f)分別描述不同電路下Th變化對電路失效率的影響。藍色折線為針對不同Th值定位CCG集合并容錯后得到的電路失效率；綠色直線為不進行容錯的電路失效率。在圖中，當Th為0時，所有輸入激勵對應的CCG都是容錯對象，容錯后電路失效率最低(可認為是0)；隨著Th增大，容錯對象減少，容錯后電路失效率也逐漸增大；當Th為1時，只有極少數(shù)CCG為容錯對象，容錯后電路失效率最高。

圖4 敏感門容錯前后電路失效率對比

容錯效果與容錯代價是需綜合考慮的兩個重要指標。設FPCa和FPCb分別為容錯后和容錯前電路失效率，兩者之間的改善比率定義為電路失效率改善率(Improvement Rate of Failure, IRF)，如式(7)所示；NCCG為CCG集合的元素個數(shù)，NCCG與電路總門數(shù)Num的比值稱為電路敏感度比值(Circuit Critical Gate Rate, CCGR)，如式(8)所示。容錯效果可用IRF衡量，IRF越大，說明容錯效果越好；容錯代價則用CCGR衡量，CCGR越小，則表明容錯代價越小。定義容錯效率(Fault Tolerance Efficiency, FTE)為IRF和CCGR的比值，如式(9)所示。FTE越大，表示對CCG集合容錯的效率越高。

圖5中兩條曲線分別描述了所選擇的6個實驗電路的IRF和CCGR隨Th的變化情況，其中藍色折線代表IRF，綠色折線代表CCGR。由圖可知，IRF與CCGR都隨Th的增大而減小。當電路設計人員以特定的IRF為電路設計目標時，可根據IRF選擇Th值，從而得到對應的CCG集合，再對集合中的邏輯門進行容錯；當以特定的CCGR為電路容錯限制條件時，同樣可選擇對應Th值以得到CCG集合，再進行容錯處理。

圖6為實驗電路的FTE隨Th的變化情況。當Th為0時，F(xiàn)TE最小，隨著Th增大，F(xiàn)TE也逐漸增大；當Th增大到一定程度時，F(xiàn)TE的增大開始變緩，甚至有減小趨勢。從本文實驗電路的結果可知：當Th為0.6～1的范圍時，電路容錯效率較高，但不同電路最佳容錯點對應的Th會有差別。

圖6 FTE隨Th的變化

5 結論

本文提出了一種基于相關性分離的邏輯電路敏感門定位算法。首先將整個電路分離成多個獨立電路結構；再針對獨立電路結構反向搜索定位特定輸入向量的向量敏感門；最后進一步定位面向向量空間的電路敏感門。使用本文提出的敏感門定位算法，能精準定位對多數(shù)輸入激勵都敏感的邏輯門集合；而針對這些敏感門進行容錯加固將有助于提升整個電路可靠性，同時能保證較低的容錯開銷。相比于其他敏感門定位算法，本文提出的算法既準確又高效，適用于定位大規(guī)模及超大規(guī)模電路的敏感門單元，以輔助高效容錯設計。