李洪品，楊發(fā)順，2，3，馬 奎，2，3

（1 貴州大學大數(shù)據(jù)與信息工程學院，貴陽 550025；2 貴州大學半導體功率器件可靠性教育部工程研究中心，貴陽 550025；3 貴州大學貴州省微納電子與軟件技術重點實驗室，貴陽 550025）

0 引 言

作為電子系統(tǒng)的基本單元，集成運算放大器是由多級放大電路直接耦合而成的高增益模擬集成電路，按照不同的需求、應用可以分為多種類型［1］。本設計的電路屬于高速運算放大器，一般泛指帶寬高于50 MHz 的運放，應用于光學ToF 系統(tǒng)的高速運放甚至能達到8 GHz。 高速運算放大器具有寬帶、高轉換速率、低失真和噪聲小等突出特點，像ADI、TI 等公司甚至能在維持性能的基礎上，較大限度地降低電路功耗。 目前，高速運放廣泛應用于A／D 和D／A 轉換器、波形發(fā)生器和視頻放大器以及一些光學應用中。

本文采用了一種高速互補雙極工藝。 相比于CMOS 工藝，高速互補雙極工藝能為集成電路提供更大的跨導、更大的增益以及低噪聲、低失調等特性；并且該工藝采用SOI 全介質隔離技術為器件提供高封裝密度以及低寄生電容，從而在提升集成度的同時，提高了電路的運行速度。

基于該工藝，本文設計了一款可用于包括視頻監(jiān)控器、CATV、彩色復印機、圖像掃描儀和傳真機等許多高速應用的高速運算放大器。 本文的電路采用的是普通β 管；因為一般三極管基極電流在微安級別，在外圍電路上產生的壓降會增大失調，因此該設計會采用基極電流補償技術，使電路滿足高速的同時，也提高了運放的精度。

1 電路設計與分析

1.1 高速互補工藝特點

優(yōu)良的電路結構能夠優(yōu)化并進一步提升電路性能，而工藝則決定了電路的上限。 本文所使用的高速互補工藝采用由SOI 和深槽隔離技術組成的全介質隔離技術：SOI 是一種在絕緣層上生長一層具有一定厚度的單晶硅薄膜材料的技術［2－3］，其通過絕緣層實現(xiàn)了器件和襯底的全介質隔離；該技術與傳統(tǒng)體硅技術相比具有無閂鎖、功耗低、集成度高、耐高溫等特點，并且其寄生電容小，因此相比于體硅技術器件，SOI 器件能夠有效提高電路運行速度。 深槽隔離技術能夠增強晶體管的傳輸特性，降低寄生電容，提高晶體管的高頻特性。

綜合前文論述的優(yōu)點，并結合互補雙極工藝縱向NPN 晶體管和PNP 晶體管性能接近這一特點，該高速工藝有極小的寄生電容，NPN 管與PNP 管都有很高的特征頻率fT，能夠在同一功耗的情況下，極大提高整體電路速度并使電路具有很好的高頻響應特性。

1.2 高速輸入級電路設計

本文介紹輸入級電路結構如圖1 所示。

圖1 采用基極補償技術的輸入級Fig. 1 The input stage with base compensation technology

由Q1、Q2、Q17、Q20組成折疊式共射－共基串接組態(tài)，其有源負載是由Q18、Q21、Q19、Q22組成的改進型威爾遜電流鏡。 該結構從折疊點看進去的等效電阻大約為1／ gmP，則輸入管上密勒電倍增效應大概為：

其中，Cμ為輸入管上的寄生電容。 可以看到該結構大大降低了輸入管上密勒效應對帶寬帶來的影響，并且為增大輸入級帶寬，輸入對管Q1、Q2上的寄生應盡可能小。

減小輸入級等效跨導可以降低頻率補償所要求的電容值。 以圖2 所示采用密勒補償電容的二級運放為例。

圖2 采用密勒補償二級運放Fig. 2 Two stages op－amp adopting Miller compensation

第一級的等效跨導表達式為：

第二級高頻傳遞函數(shù)約為：

則整個二級運放的傳遞函數(shù)為：

假設在w0處傳遞函數(shù)為1，并且電路系統(tǒng)穩(wěn)定；那么當減小第一級等效跨導時，為維持w0處傳遞函數(shù)依然為1，那么補償電容也應做相應的減?。徊⑶掖笮盘柕捻憫Q于偏置電流對結點處等效電容的充電速度；因此對于給定的偏置電流在輸入對管上增加射極電阻可以使補償電容所需的容值降低［1＋（gmN RE）］，而壓擺率將提高［1＋（gmN RE）］倍，大大提高了電路對大信號的響應速度；當電路帶寬大時，即使在高頻信號下電路也依然有很短的建立時間。

因為增大尾電流能夠有效增大壓擺率，但同時也會增大運放輸入偏置電流；若采用圖3 中的傳統(tǒng)基極電流補償結構，會由于工藝偏差的問題，使得跟隨管Q3、Q4的β值不會跟Q1、Q2完全匹配，并且由于Q5、Q6與Q7、Q8存在基極電流以及厄爾利效應的影響，使得補償電流會與Q1、Q2的基極電流存在偏差；并且2 個電流鏡結構也無法做到完全對稱，因此補償電流的不對稱會極大地增加失調電流。

圖3 傳統(tǒng)基極電流補償結構Fig. 3 Classical base current compensation structure

綜上所述，本文設計了一種基極電流補償結構來解決上述提到的問題。Q6、Q7、Q8、Q10、Q12、Q13組成基極電流消除電路，電路結構見圖1 虛線框。 其中，Q6、Q7、Q8、Q10起到基極電流消除的作用，Q12、Q13鉗住Q10的基極電位；Q10的基極電位為：

為使Q10的基極電位與Q1、Q2的基極電位相同，要求Q10與Q1、Q2匹配，R8與R3匹配，Q3與Q11匹配，R9的阻值為R5的2 倍，分配到R9上的電流為R5上的一半，則Q10的發(fā)射極電位等于Q1、Q2的發(fā)射極電位，則VBE10＝VBE1，且皆有相同的基極電流；Q10管的基極電流通過Q6、Q7、Q8所組成的電流鏡結構，將Q10管的基極電流分別送入Q1、Q2的基極［4］，補償輸入對管的基極電流。 相比于2 個電流鏡結構，該多輸出電流鏡的匹配性更佳，避免了補償電流不對稱的問題。 因為厄爾利效應的影響會使Q10與Q1、Q2的基極電流存在偏差，故要使Q9、Q14～Q16、R6、R10與Q4、Q20～Q22、R1、R12匹配，從而使Q10與Q1、Q2的集電極電位相同，最終使VCE10＝VCE1＝VCE2，消除厄爾利效應的影響。 因此，該補償結構的對稱性要好于傳統(tǒng)補償結構，不會因工藝流程中的偏差而帶來較多的失配。

1.3 偏置電路設計

偏置電路為整個電路提供基準電流和偏置電壓，使電路能夠處于正常的工作狀態(tài)，其電路結構如圖4 所示。

圖4 偏置電路Fig. 4 The bias circuit

圖4 中，R17～R21所在支路上會產生基準電流，并分別通過Q25、Q29按比例分配到Q3、Q30所在支路上。 基準電流大小為：

該偏置電路采用由Q25、Q26、Q30和Q24、Q3、Q29組成的2 個β －h(huán)elper 電流鏡結構；相比于普通電流鏡結構，該結構降低了由晶體管基極電流造成的電流誤差，提高了電流鏡精度。

1.4 輸出級電路設計

輸出級電路主要是由Q31、Q32、Q36、Q37、Q38、Q39組成的雙緩沖AB 類輸出級，電路結構如圖5 所示。其中，Q31、Q32的作用類似于二極管：當VIN為0時，Q36、Q37的基極電位為VBE31，Q38、Q39的基極電位為－VBE32，則此時Q36、Q37、Q38、Q39處于臨界導通狀態(tài)，能夠有效避免交越失真的問題。 該結構帶負載能力強，能夠降低前級受到的負載效應，并為負載提供較大功率。

圖5 雙緩沖輸出級Fig. 5 The double buffered output stage

輸出級電路工作原理：由KVL 關系得VBE36，37＋；當輸入信號為正時，會降低Q31、Q38，39的BE壓降，提高Q32、Q36，37的BE壓降，降低Q31的導通，提高Q32的導通，使流入Q36，37的基極電流增加，而流出Q38，39的基極電流減少，此時負載上的電流主要取決于流出Q31的發(fā)射極電流；若輸入信號持續(xù)增加，Q31會截止，而Q30會進入飽和狀態(tài)，Q30的電流會全部流進Q36，37，此時最大正向輸出為：

當輸入信號為負時則相反，其最大負向輸出為：

研究可知，Q34、Q35管為Q31、Q32、Q36、Q37、Q38、Q39管提供保護，其工作原理為：當輸出短路到VCC時，若輸入信號為正時Q35啟動，并將輸入強行拉高到，防止Q31、Q38，39被反向擊穿；若短路到Vee 時Q34啟動，并將輸入強行拉低到VEE ＋IC36R26＋VBE34≈VEE ＋VBE34，防止Q32、Q36，37被反向擊穿。 短路到地工作原理類似。

1.5 電路頻率響應

整體電路結構如圖6 所示。 電路總電壓增益近似為：

圖6 整體電路結構Fig. 6 Overall circuit structure

X結點處等效電阻非常大，因此該結點處的寄生電容引入的極點就是主極點；在該結點處接上一個較大的電容降低主極點頻率，實現(xiàn)主次極點分離，增大相位裕度，使系統(tǒng)更加穩(wěn)定。 主極點可近似為：

其中，RX為輸入級電路等效輸出電阻，即為電壓增益表達式后面的負載項；CX為該結點處的等效寄生電容。 整體電路壓擺率約為：

考慮到輸出級采用的是功率管，而功率管面積大，相應的寄生也很大，分析可知該點處的時間常數(shù)也會很大；因此經(jīng)過仿真驗證，電路次極點在結點Y處，該處的等效阻抗大約為1／ gm32，故次極點近似為：

其中，CY為該結點處的等效寄生電容。

2 性能仿真分析驗證

本設計在Cadence 平臺下使用Spectre 仿真器對電路進行仿真驗證。 仿真條件為溫度25 ℃（部分直流特性參數(shù)為全溫范圍）、電源電壓±15 V、共模電壓0 V、1 kΩ 負載電阻和10 pF 負載電容。

將運放接成電壓跟隨器的形式，通過改變補償電容的大小觀察其反向端大信號建立的速度，仿真結果如圖7 所示。 可以看到當補償電容在1p 以下時，其壓擺率在938 V／μs 以上，補償電容2p 時、為515.2 V／μs，補償電容3p 時、為367.4 V／μs。

雖然補償電容較小時，電路有很大的響應速度，但是其相位裕度也會很小，同樣帶入不同電容值觀察電路相位裕度變化，仿真結果如圖8 所示。 當補償電容在1p 以下時，相位裕度在8.36 deg 以下，整個閉環(huán)系統(tǒng)極其不穩(wěn)定；當補償電容在3p 以上時，此時相位裕度在53 deg 以上，雖然電路系統(tǒng)此時很穩(wěn)定，但響應速度也會呈倍數(shù)地降低。 因此最終做了一個折衷的選擇，將補償電容定在2.5p，此時相位裕度為46.66 deg，系統(tǒng)僅會有很小的減幅振蕩，壓擺率為428.1 V／μs，0.01%建立時間為42.3 ns。

補償電容為2.5p 時，運放的開環(huán)頻率響應特性仿真結果如圖9 所示。 運放增益帶寬積有365 MHz，即使得在高頻時電路也具有短的建立時間。 因此本電路設計符合高速運放的特性。

表1 給出了本設計的電路與其他文獻電路的性能對比。 通過對比可以看出，本設計采用高速互補雙極型工藝使得電路能夠在較低的電流下獲得較大的壓擺率和帶寬，有效降低了功耗；并且在保持電路性能參數(shù)不變的前提下，對晶體管面積做后續(xù)優(yōu)化來降低寄生，則電路靜態(tài)功耗可以進一步降低。

表1 本文電路與其他文獻電路性能參數(shù)對比Tab. 1 Performance comparison of circuits between this paper and references

全溫范圍（－55 ℃～125 ℃）直流特性仿真結果如圖10 所示。

圖10 輸入偏置電流仿真結果Fig. 10 Simulation of input bias current

三極管基極電流通常在μA 級別，由圖10 看到基極補償結構可以將輸入偏置電流維持在nA 級別。 若對管采用超β 管或JFET 管，可將偏置電流降低至pA 級別；但超β 管在高頻時會使電路不穩(wěn)定，而JFET 管溫度特性不好，在高溫下反向飽和電流會劇增，可能會使輸入偏置電流不減反增。 因此應視情況選用對管。

運放失調特性仿真結果如圖11、圖12 所示。輸入級結構不具對稱性；因為2 個共基管的電流不匹配，使得輸入對管的電流不匹配，導致電路產生了系統(tǒng)失調。 雖然有源負載采用的是威爾遜結構，使得兩管上的電流具有很高的對稱性，但依然會存在一定的誤差。假設Q19、Q22完全匹配，且IC19＝IC22，則Q20集電極電流與Q17集電極電流的關系為：

圖11 輸入失調電壓仿真結果Fig. 11 Simulation of input offset voltage

圖12 輸入失調電流仿真結果Fig. 12 Simulation of input offset current

上式可看出，縱使β匹配并且很大的情況下依然會存在很小的誤差，且受到基區(qū)寬度調制效應的影響，Q21集電極電位和Q18集電極電位不同也會引入電流鏡誤差，因此結構仍會存在一定的系統(tǒng)失調。 其他重要性能參數(shù)見表2。

表2 部分性能參數(shù)Tab. 2 Partial performance parameters

3 結束語

本文基于高速互補雙極工藝設計了一種高速運算放大器。 經(jīng)仿真驗證在±15 V，25 ℃，1 kΩ 負載電阻和10 pF 負載電容的條件下，得以運放開環(huán)增益90.87 dB，相位裕度46.66 deg，單位增益帶寬接365 MHz，壓擺率428.1 V／μs，0.01%精度建立時間為42.3 ns，靜態(tài)電流7.5 mA，輸入噪聲電壓1.026 nV／√Hz，通過采用基極電流補償技術將運放輸入偏置電流降到34.8 nA，滿足高速運算放大器的要求。 該運放能夠應用于有源濾波器、寬帶放大器、ADC 驅動器、視頻放大器、緩沖器等應用中。