張彤，劉樹強(qiáng)，何亮，成紹恒，李柳暗，敖金平

（1.棗莊學(xué)院人工智能學(xué)院，山東 棗莊 277160；2.工業(yè)和信息化部電子第五研究所，廣州 510610；3.吉林大學(xué)超硬材料國(guó)家重點(diǎn)實(shí)驗(yàn)室，長(zhǎng)春 130012；4.江南大學(xué)物聯(lián)網(wǎng)工程學(xué)院，江蘇 無錫 214122）

1 引言

功率電子器件（又稱為電力電子器件）在發(fā)電、輸電、變電、配電及用電過程中都發(fā)揮著重要的作用，目前約80%的電能經(jīng)過功率電子電路進(jìn)行轉(zhuǎn)換或回收。功率電子電路的功率密度通常由無源組件（如電感和電容）的大小決定，通過增加開關(guān)頻率可以大幅減少無源組件的儲(chǔ)能需求而提升功率密度。當(dāng)前主流的硅基功率器件最高電能轉(zhuǎn)換效率約為90%、工作頻率為MHz量級(jí)，且已經(jīng)接近其材料理論極限。氮化鎵（GaN）材料理論上能提供更高的開關(guān)頻率和更高的電能轉(zhuǎn)換效率，在保持合理開關(guān)損耗的同時(shí)可提升功率密度和瞬態(tài)性能，因此被越來越多地應(yīng)用于面向快速充電、數(shù)據(jù)中心及激光雷達(dá)的高性能、緊湊型電源模塊中[1]。功率電子電路例如功率變換器除了功率器件模塊以外，通常還有柵驅(qū)動(dòng)電路、保護(hù)電路、脈沖寬度調(diào)制信號(hào)發(fā)生器及反饋控制回路等外圍子模塊[2]?，F(xiàn)有的混合集成方案中，GaN功率器件與其他外圍電路之間的焊線和引線會(huì)引入寄生電感，在高頻率開關(guān)過程中會(huì)導(dǎo)致開關(guān)損耗、振鈴和可靠性問題。為了充分發(fā)揮GaN功率器件的潛能，將功率開關(guān)器件和控制器、驅(qū)動(dòng)等外圍電路進(jìn)行全GaN單片集成是降低寄生參數(shù)的有效手段，也是GaN功率集成電路的重要發(fā)展方向。本文介紹了GaN基n溝道與p溝道增強(qiáng)型器件的發(fā)展歷程以及互補(bǔ)型邏輯電路的研究進(jìn)展，對(duì)GaN互補(bǔ)型邏輯電路面臨的挑戰(zhàn)進(jìn)行了綜述，并提出了潛在的解決方案。

2 互補(bǔ)型邏輯電路及其研究意義

傳統(tǒng)的硅基功率電子電路中柵驅(qū)動(dòng)的邏輯功能是通過互補(bǔ)金屬-氧化物-半導(dǎo)體（CMOS）邏輯電路實(shí)現(xiàn)的，如圖1（a）所示。CMOS邏輯電路由物理特性互補(bǔ)的p溝道MOS場(chǎng)效應(yīng)晶體管（pMOS）和n溝道MOS場(chǎng)效應(yīng)晶體管（nMOS）組成[3]。晶體管的互補(bǔ)特性造就了CMOS邏輯電路優(yōu)異的性能：（1）用于多級(jí)電路的軌到軌輸出電壓（輸入、輸出電壓匹配度高）；（2）約為電源電壓VDD（通常為5 V）一半的邏輯轉(zhuǎn)換電壓；（3）抑制靜態(tài)功耗；（4）“低”和“高”邏輯都有足夠的噪聲容限。為了實(shí)現(xiàn)以上邏輯功能，pMOS和nMOS都需要實(shí)現(xiàn)增強(qiáng)型工作模式，閾值電壓VTH接近邏輯轉(zhuǎn)換電壓，在整個(gè)柵極輸入電壓范圍（0～VDD）內(nèi)要有較低的柵極泄漏電流。對(duì)GaN基功率器件而言，Si襯底上AlGaN/GaN異質(zhì)結(jié)結(jié)構(gòu)可以具備大尺寸晶圓能力，且能夠利用成熟的CMOS工藝產(chǎn)線[4]。目前，AlGaN/GaN基n溝道增強(qiáng)型器件電學(xué)性能及可靠性獲得了明顯的提升，但在互補(bǔ)型邏輯電路方面的發(fā)展嚴(yán)重滯后。

圖1 邏輯電路的輸出電壓及準(zhǔn)靜態(tài)電流特性[3]

3 n溝道增強(qiáng)型器件及其單片集成電路發(fā)展現(xiàn)狀

3.1 n溝道增強(qiáng)型器件制備技術(shù)

AlGaN/GaN異質(zhì)結(jié)構(gòu)中較強(qiáng)的壓電極化和自發(fā)極化效應(yīng)，導(dǎo)致異質(zhì)界面存在高濃度的二維電子氣（2DEG）。進(jìn)而，器件在柵極零偏壓或者懸空時(shí)無法耗盡2DEG溝道而處于導(dǎo)通狀態(tài)（耗盡型器件）。為了滿足功率器件失效安全及CMOS邏輯電路的需求，通常需要實(shí)現(xiàn)增強(qiáng)型工作。對(duì)于GaN材料而言，一般思路是保留接入?yún)^(qū)高導(dǎo)通能力的2DEG，耗盡或截?cái)鄸艠O下方的2DEG，以實(shí)現(xiàn)器件在零偏壓下處于關(guān)斷狀態(tài)。目前業(yè)界普遍采用的增強(qiáng)型器件方案有4種，分別為：有共源共柵級(jí)聯(lián)結(jié)構(gòu)，如圖2（a）所示；氟離子（F-）注入器件結(jié)構(gòu)，如圖2（b）所示；凹槽絕緣柵結(jié)構(gòu)（MOSFET），如圖2（c）所示；p-GaN帽層結(jié)構(gòu)，如圖2（d）所示。級(jí)聯(lián)方案是將增強(qiáng)型硅基絕緣柵器件和耗盡型AlGaN/GaN異質(zhì)結(jié)場(chǎng)效應(yīng)晶體管（HFET）器件通過共源共柵的方法形成雙芯片混合管[5]。這種結(jié)構(gòu)能充分利用硅基MOS結(jié)構(gòu)實(shí)現(xiàn)小的柵泄漏電流和更高的VTH，且與傳統(tǒng)硅基驅(qū)動(dòng)電路匹配。然而，鍵合金屬線會(huì)引入寄生電感，削弱GaN器件的高頻工作能力，而硅器件的引入會(huì)降低其高溫工作能力。F-注入法利用F-的強(qiáng)負(fù)電性耗盡溝道中的2DEG，從而實(shí)現(xiàn)常關(guān)型器件[6]，且F-注入會(huì)抬高AlGaN勢(shì)壘層的能帶并降低柵極漏電流，但離子注入會(huì)對(duì)器件有源區(qū)的晶格造成損傷，注入深度和濃度的均勻性很難保障。此外，該方案獲得的VTH相對(duì)較小。絕緣柵結(jié)構(gòu)通常利用等離子體完全刻蝕掉柵極下方的AlGaN勢(shì)壘層，形成凹槽來耗盡2DEG，結(jié)合絕緣介質(zhì)層形成MOSFET，以獲得高的VTH、高柵電壓擺幅和低柵極泄露電流[7]，但是刻蝕表面的晶格損傷和介質(zhì)層界面缺陷會(huì)導(dǎo)致穩(wěn)定性問題。近年來，業(yè)界開發(fā)了高溫刻蝕、濕法刻蝕及選擇區(qū)域外延生長(zhǎng)等新型低損傷方案以形成凹槽結(jié)構(gòu)[8-10]。p-GaN帽層利用柵極下方的p-GaN層形成的空間電荷區(qū)提升溝道處的能帶[11]，從而耗盡溝道中的2DEG，實(shí)現(xiàn)常關(guān)型工作。該方法具有結(jié)構(gòu)簡(jiǎn)單、VTH均勻性好、輸出電流密度大的優(yōu)點(diǎn)，但是其VTH不高（約1.5 V），柵極泄露電流在p-n結(jié)正向?qū)ê竺黠@增大。

圖2 實(shí)現(xiàn)n溝道增強(qiáng)型GaN器件的技術(shù)方案

3.2 基于n溝道增強(qiáng)型器件的單片集成工藝平臺(tái)

目前已有較多利用耗盡型GaN HFET實(shí)現(xiàn)集成柵驅(qū)動(dòng)GaN半橋功率變換器的相關(guān)報(bào)道，然而由于器件VTH為負(fù)值、柵壓擺幅小，需要額外電壓源來提供負(fù)柵驅(qū)動(dòng)偏壓，導(dǎo)致功率變換器設(shè)計(jì)較為復(fù)雜。隨著增強(qiáng)型器件制備技術(shù)的發(fā)展，采用增強(qiáng)型器件簡(jiǎn)化GaN集成電路的設(shè)計(jì)和工藝復(fù)雜度逐漸成為主流。2005年，香港科技大學(xué)基于氟離子注入方案實(shí)現(xiàn)了增強(qiáng)型GaN功率電子器件并進(jìn)一步實(shí)現(xiàn)了GaN智能功率集成平臺(tái)[12]，集成方案如圖3（a）所示。通過增強(qiáng)型與耗盡型HFET器件的直接耦合，晶體管邏輯（DCFL）實(shí)現(xiàn)了數(shù)字邏輯電路、反相器、環(huán)形振蕩器等多種電路結(jié)構(gòu)，集成方案如圖1（b）所示。在此基礎(chǔ)上，該團(tuán)隊(duì)于2009年實(shí)現(xiàn)了GaN基比較器和基準(zhǔn)電壓源等電路。2018年，德國(guó)夫瑯和費(fèi)應(yīng)用固體物理研究所提出了一種基于p-GaN帽層增強(qiáng)型器件的全GaN單片集成工藝平臺(tái)，集成方案如圖3（b）所示。該工藝平臺(tái)不僅實(shí)現(xiàn)了功率二極管、常關(guān)型晶體管以及集成續(xù)流二極管的功率晶體管，還設(shè)計(jì)了可用于集成的電流和溫度傳感器[13]，進(jìn)而設(shè)計(jì)了工作頻率高達(dá)3 MHz的400 V轉(zhuǎn)200 V全GaN降壓功率IC。香港科技大學(xué)同樣基于p-GaN帽層異質(zhì)結(jié)構(gòu)實(shí)現(xiàn)了功率晶體管、DCFL及電容、電阻等外圍功能電路[14]。電子科技大學(xué)基于凹槽絕緣柵器件實(shí)現(xiàn)了功率器件、邏輯電路單元以及嵌入式電流傳感器結(jié)構(gòu)，進(jìn)而實(shí)現(xiàn)了具有多種功能的全GaN智能功率變換器[15]，集成方案如圖3（c）所示?？梢钥吹接捎趐溝道GaN器件的發(fā)展相對(duì)滯后，現(xiàn)有的GaN驅(qū)動(dòng)芯片部分的邏輯功能是基于n溝道的耗盡型與增強(qiáng)型的DCFL。與CMOS結(jié)構(gòu)相比，DCFL電路具有較大的驅(qū)動(dòng)損耗且輸出的低電平需要考慮上下管導(dǎo)通電阻的比值，這些缺點(diǎn)限制了系統(tǒng)效率的提升。因此，發(fā)展高性能GaN基互補(bǔ)型邏輯電路是實(shí)現(xiàn)GaN功率單片集成電路的核心基礎(chǔ)及迫切需求。

圖3 n溝道器件實(shí)現(xiàn)的GaN單片集成電路示意圖[12-13,15]

4 p溝道增強(qiáng)型器件及互補(bǔ)型邏輯電路

4.1 二維空穴氣及p溝道增強(qiáng)型器件

相比于n溝道增強(qiáng)型器件，實(shí)現(xiàn)高性能GaN基p溝道增強(qiáng)型器件面臨較大的挑戰(zhàn)。一方面，由于GaN材料本身高濃度的n型背景摻雜、高的Mg摻雜激活能（110～190 MeV）及自補(bǔ)償作用，Mg摻雜的激活效率僅為1%左右。因此，p-GaN層的空穴濃度上限為1018cm-3、空穴遷移率約為10 cm2·V-1·s-1。另一方面，器件制備需要刻蝕凹槽并沉積介質(zhì)層形成MOS結(jié)構(gòu)，刻蝕損傷導(dǎo)致的界面會(huì)引起溝道載流子的散射而進(jìn)一步降低溝道遷移率。一種潛在的解決方案是利用異質(zhì)結(jié)構(gòu)的極化效應(yīng)誘導(dǎo)產(chǎn)生類似于2DEG的高濃度、高遷移率、無溫度依賴性的二維空穴氣（2DHG）溝道。從2000年SHUR等人基于GaN/AlGaN異質(zhì)結(jié)首次實(shí)現(xiàn)2DHG溝道以來[16]，業(yè)界相繼在GaN/AlInGaN、InGaN/GaN、GaN/AlN等異質(zhì)結(jié)結(jié)構(gòu)中確認(rèn)了2DHG溝道的存在[17-18]。2021年康奈爾大學(xué)基于GaN/AlN結(jié)構(gòu)獲得了濃度為2.2×1013cm-2及當(dāng)前最高遷移率（280 cm2·V-1·s-1@10 K）的2DHG[19]。與此同時(shí)，國(guó)內(nèi)外研究團(tuán)隊(duì)也相繼報(bào)道了基于2DHG實(shí)現(xiàn)的GaN p溝道增強(qiáng)型器件。2013年，HAHN等人通過調(diào)整GaN/AlxInyGa1-x-yN中AlxInyGa1-x-yN背勢(shì)壘層的Al和In的組分，有效調(diào)節(jié)了界面的2DHG濃度及p溝道器件的VTH，結(jié)合凹槽柵極結(jié)構(gòu)及優(yōu)化的背勢(shì)壘層組分最終實(shí)現(xiàn)了增強(qiáng)型p溝道器件,異質(zhì)結(jié)結(jié)構(gòu)如圖4（a）所示，亞閾值擺幅為60 mV/dec[20]。2013年，美國(guó)康奈爾大學(xué)團(tuán)隊(duì)通過在AlN襯底上外延生長(zhǎng)5 nm的超薄GaN層實(shí)現(xiàn)了p溝道增強(qiáng)型器件，異質(zhì)結(jié)結(jié)構(gòu)如圖4（b）所示；同時(shí)，引入了Al2O3作為柵介質(zhì)層，有效降低了柵極泄漏電流[21]。2018年，NAKAJIMA等人在GaN/AlGaN異質(zhì)結(jié)實(shí)現(xiàn)了p溝道增強(qiáng)型器件，結(jié)構(gòu)如圖4（c）所示，此外通過與p溝道晶體管下方的2DEG溝道形成歐姆接觸引入一個(gè)額外的基極，通過該基極可以調(diào)節(jié)2DHG的電勢(shì)，實(shí)現(xiàn)VTH的調(diào)控[17]。

圖4 實(shí)現(xiàn)p型二維空穴氣溝道的外延結(jié)構(gòu)

4.2 GaN基互補(bǔ)型邏輯電路研究進(jìn)展

2014年，HAHN等人在藍(lán)寶石襯底上的GaN/AlInGaN/GaN雙異質(zhì)結(jié)構(gòu)中首次展示了具有n/p溝道增強(qiáng)型晶體管的集成技術(shù)并制備了互補(bǔ)型反相器[22]，其結(jié)構(gòu)如圖5（a）所示。該結(jié)構(gòu)在上層GaN/AlInGaN界面形成2DHG溝道且在下層AlInGaN/GaN界面形成2DEG溝道?？昭ǖ臐舛群瓦w移率分別為1.0×1013cm-2和19 cm2·V-1·s-1，而電子濃度和遷移率分別為1.6×1013cm-2和650 cm2·V-1·s-1。2016年，美國(guó)HRL實(shí)驗(yàn)室基于二次生長(zhǎng)技術(shù)首次實(shí)現(xiàn)了VTH分別為-1.5 V及+0.5 V的凹槽柵增強(qiáng)型pMOS和nMOS器件，并在此基礎(chǔ)上實(shí)現(xiàn)了GaN CMOS邏輯電路[23]，其結(jié)構(gòu)如圖5（b）所示。該器件采用原位生長(zhǎng)的AlN/SiN（10 nm/10 nm）作為n和p溝道器件的柵介質(zhì)層。n和p溝道器件的溝道遷移率分別為300 cm2·V-1·s-1和20 cm2·V-1·s-1。CMOS反相器動(dòng)態(tài)測(cè)試結(jié)果表明，器件電壓轉(zhuǎn)換過程中下降和抬升時(shí)間分別為90 ns和670 ns。該器件結(jié)構(gòu)最接近傳統(tǒng)的CMOS器件，但二次外延生長(zhǎng)對(duì)表面處理的要求很高且會(huì)增加成本。2020年，美國(guó)麻省理工學(xué)院和香港科技大學(xué)相繼基于p-GaN帽層的AlGaN/GaN結(jié)構(gòu)實(shí)現(xiàn)了凹槽柵增強(qiáng)型pMOS器件[24]，其結(jié)構(gòu)如圖5（c）所示，并在2021年進(jìn)一步實(shí)現(xiàn)了n溝道和p溝道增強(qiáng)型器件的類CMOS互補(bǔ)型邏輯電路[25]。中國(guó)大陸高校及研究院所在該方面的研究較少，西安電子科技大學(xué)在2021年基于p-GaN帽層的AlGaN/GaN結(jié)構(gòu)開展了相關(guān)工作[26]。從外延結(jié)構(gòu)看，p-GaN帽層AlGaN/GaN異質(zhì)結(jié)結(jié)構(gòu)是同時(shí)制備n和p溝道增強(qiáng)型器件的最佳平臺(tái)。然而，現(xiàn)有n和p溝道增強(qiáng)型器件的VTH相對(duì)較低且輸出電流能力匹配程度較低。

圖5 GaN基互補(bǔ)型邏輯電路的實(shí)現(xiàn)方案[3]

5 基于p-GaN/AlGaN/GaN的互補(bǔ)型邏輯電路面臨的挑戰(zhàn)

5.1 n溝道增強(qiáng)型器件高閾值電壓及穩(wěn)定性的挑戰(zhàn)

采用p-GaN帽層耗盡2DEG溝道實(shí)現(xiàn)n溝道增強(qiáng)型器件已經(jīng)得到了較多的研究，但器件的VTH通常低于+2 V，而且所允許的柵電壓擺幅較低（0～8 V）。因此，同時(shí)獲得高VTH、低柵極漏電及優(yōu)良穩(wěn)定性的柵極結(jié)構(gòu)是n型溝道器件面臨的重要挑戰(zhàn)[27]。為了提升VTH、減少柵極泄漏電流及增大柵壓擺幅，可以將柵極金屬和p-GaN之間形成肖特基接觸或者在p-GaN上方生長(zhǎng)薄層n-GaN以形成pn結(jié)[28]。但是，這兩種方案在正向柵極偏置時(shí)會(huì)在p-GaN中形成耗盡區(qū)，導(dǎo)致p-GaN層夾在柵極和溝道層之間，與任何端子沒有直接的電連接而處于浮空狀態(tài)[29]。由于缺乏與任何電極的自由載流子交換，p-GaN層在柵極偏壓及開關(guān)操作期間產(chǎn)生的感應(yīng)電荷缺少放電通道而導(dǎo)致VTH偏移，如圖6（a）所示。通過將p-GaN與柵極金屬實(shí)現(xiàn)歐姆型接觸可以實(shí)現(xiàn)非常穩(wěn)定的VTH[30]，如圖6（b）所示。然而，相對(duì)較小的VTH及較大的開態(tài)柵極泄露電流使柵極驅(qū)動(dòng)電路的設(shè)計(jì)更為復(fù)雜。2021年，南方科技大學(xué)在傳統(tǒng)的肖特基型p-GaN器件的柵極和源極之間連接一個(gè)耗盡型工作的p-FET橋結(jié)構(gòu)，通過p-FET的凹槽深度調(diào)整VTH并將p-GaN層與源極連接而實(shí)現(xiàn)穩(wěn)定的VTH，p-FET橋結(jié)構(gòu)對(duì)器件閾值電壓穩(wěn)定性的影響如圖7所示[31]。因此，獲得高穩(wěn)定性、高性能n溝道增強(qiáng)型器件的重要發(fā)展思路是設(shè)計(jì)新型器件結(jié)構(gòu)并在保證高閾值電壓的同時(shí)提供電學(xué)連接通道。2010年，日本赤崎勇和天野浩團(tuán)隊(duì)提出通過引入MOS柵極結(jié)構(gòu)可以實(shí)現(xiàn)p-GaN帽層n溝道增強(qiáng)型器件的閾值電壓調(diào)控。PU等人前期基于低溫歐姆接觸方案實(shí)現(xiàn)了柵極自對(duì)準(zhǔn)的MOS p-GaN柵極結(jié)構(gòu)，有效降低了柵極漏電、提升了VTH[32]，先柵工藝MOS p-GaN HFET器件及其電學(xué)性能如圖8所示。然而介質(zhì)層的引入會(huì)導(dǎo)致柵極對(duì)溝道的調(diào)制能力下降，一種潛在方案是在利用介質(zhì)層形成p溝道增強(qiáng)型器件的同時(shí)將其延伸至n溝道器件形成局部MOS結(jié)構(gòu)，如圖5（d）所示，利用MOS結(jié)構(gòu)部分提升器件VTH、抑制柵極漏電，同時(shí)歐姆接觸部分可以實(shí)現(xiàn)良好的溝道控制能力和p-GaN層的電學(xué)連接。

圖6 不同電極接觸類型的n溝道增強(qiáng)型器件穩(wěn)定性[30]

圖7 p-FET橋結(jié)構(gòu)對(duì)器件閾值電壓穩(wěn)定性的影響[31]

圖8 先柵工藝MOS p-GaN HFET器件及其電學(xué)性能

5.2 與n溝道器件集成匹配的高性能p溝道增強(qiáng)型器件制備技術(shù)

p溝道增強(qiáng)型器件面臨的主要挑戰(zhàn)是其輸出電流密度約為n溝道增強(qiáng)型器件的1/100，導(dǎo)致在GaN基CMOS制備中面臨較嚴(yán)重的性能不匹配問題。一方面，現(xiàn)有的2DHG的遷移率仍遠(yuǎn)低于理論預(yù)測(cè)值；另一方面，與p-GaN線性良好、接觸電阻低的歐姆接觸仍然難以實(shí)現(xiàn)。

利用異質(zhì)結(jié)構(gòu)極化效應(yīng)形成高濃度2DHG的報(bào)道已經(jīng)有不少，且獲得了p溝道增強(qiáng)型器件。一方面，通常選取兩種晶體結(jié)構(gòu)、能帶結(jié)構(gòu)及組分差異較大的材料形成異質(zhì)結(jié)以提升空穴濃度，但是生長(zhǎng)界面的缺陷、合金散射及材料自身的體缺陷等均會(huì)降低空穴的溝道遷移率；另一方面，需要對(duì)上層p-GaN進(jìn)行凹槽刻蝕，降低柵極與溝道的距離以實(shí)現(xiàn)高閾值電壓。然而刻蝕損傷（氮空位、表面粗糙化等）及MOS結(jié)構(gòu)界面態(tài)同樣會(huì)對(duì)溝道中的空穴產(chǎn)生散射作用。在降低刻蝕損傷對(duì)溝道遷移率的影響方面，美國(guó)麻省理工學(xué)院在p-GaN帽層和AlGaN/GaN之間插入一層本征的GaN，分離了2DHG溝道和MOS界面。香港科技大學(xué)結(jié)合氧等離子處理耗盡凹槽底部p-GaN表面的空穴，提升了器件閾值電壓并降低了刻蝕對(duì)溝道的散射作用。然而GaN基p溝道增強(qiáng)型器件的溝道遷移率遠(yuǎn)低于理論值，因此需要深入探究2DHG的輸運(yùn)機(jī)制及凹槽柵MOS界面處的材料性質(zhì)對(duì)溝道性能的影響機(jī)理。同時(shí)，現(xiàn)有報(bào)道中實(shí)現(xiàn)CMOS邏輯的外延結(jié)構(gòu)與獲得高空穴遷移率的外延結(jié)構(gòu)相對(duì)獨(dú)立，如何實(shí)現(xiàn)兩種外延結(jié)構(gòu)的有效兼容是提升p溝道器件遷移率的另一個(gè)重要課題。圖5（d）中示出的一種潛在方案為在p-GaN與AlGaN之間引入i-GaN/AlN復(fù)合插入層，AlN和GaN之間相對(duì)明顯的壓電極化和能帶差異提升了2DHG濃度及溝道的空間局限性，同時(shí)AlN和GaN導(dǎo)帶之間相對(duì)較大的能帶帶階能有效提升溝道遷移率。該插入層同樣有益于n溝道增強(qiáng)型器件的制備和性能提升，一方面可以有效抑制p-GaN高溫生長(zhǎng)過程中Mg向AlGaN/GaN界面的擴(kuò)散，提升2DEG濃度及溝道遷移率；另一方面，AlN層也可以結(jié)合F基刻蝕氣體成為接入?yún)^(qū)p-GaN刻蝕工藝的自停止層，有利于實(shí)現(xiàn)低損傷、高精度的p-GaN刻蝕。

在改善p-GaN歐姆接觸方面，已經(jīng)有許多方法來恢復(fù)蝕刻引起的表面損傷，包括濕法蝕刻、熱退火及等離子體與濕法蝕刻相結(jié)合等。實(shí)驗(yàn)結(jié)果表明，單獨(dú)的濕法蝕刻通常無法完全去除刻蝕引起的表面損傷，需要高溫?zé)嵬嘶鸸に囘M(jìn)行輔助。2019年，蘇州納米技術(shù)與納米仿生研究所孫錢團(tuán)隊(duì)結(jié)合四甲基氫氧化銨濕法刻蝕與原位熱處理實(shí)現(xiàn)了良好的歐姆接觸[33]。2022年，WANG等人通過在p-GaN表面低溫度（550℃）、短時(shí)間（10 min）預(yù)擴(kuò)散金屬M(fèi)g，與熱氧化的Ni/Au電極形成了良好的歐姆接觸[34]，其工藝流程及特性曲線分別如圖9、10所示。同時(shí)，實(shí)驗(yàn)結(jié)果表明該方案同樣適用于存在等離子體蝕刻損傷層的p-GaN表面。然而，目前p-GaN的歐姆電極仍然主要是通過熱氧化Ni/Au形成的，Au與傳統(tǒng)的硅基CMOS工藝并不兼容。前期文獻(xiàn)報(bào)道中利用重?fù)诫s形成簡(jiǎn)并n-GaN層可以增大禁帶寬度并與AlGaN層形成良好的歐姆接觸。德島大學(xué)通過優(yōu)化磁控濺射條件實(shí)現(xiàn)了空穴濃度在1016～1020cm-3可調(diào)的NiO材料[35]，進(jìn)而發(fā)現(xiàn)NiO與p型硼摻雜金剛石（禁帶寬度約為5.5 eV）界面較低的價(jià)帶帶階有助于實(shí)現(xiàn)良好的歐姆接觸[36]。該工作被北京郵電大學(xué)借鑒用于制備InP/InGaAs光電探測(cè)器中p型層的歐姆接觸[37]。以上工作表明，選擇一種與p-GaN價(jià)帶能級(jí)匹配的簡(jiǎn)并p型氧化物作為金屬與p-GaN界面的過渡層有利于實(shí)現(xiàn)良好的歐姆接觸。

圖9 基于Mg擴(kuò)散提高p-GaN歐姆接觸性能的工藝流程[34]

圖10 后退火條件對(duì)歐姆接觸特性的影響[34]

6 結(jié)束語

文章對(duì)當(dāng)前GaN功率互補(bǔ)型邏輯電路發(fā)展趨勢(shì)及面臨的技術(shù)難題進(jìn)行了討論與總結(jié)，由分析可知，p-GaN帽層AlGaN/GaN異質(zhì)結(jié)結(jié)構(gòu)是實(shí)現(xiàn)互補(bǔ)型邏輯電路的最佳平臺(tái)。目前，在n型溝道增強(qiáng)晶體管的綜合性能提升方面仍然面臨諸多關(guān)鍵難題，而在p溝道增強(qiáng)晶體管器件方面無論是對(duì)其物理機(jī)制還是電學(xué)性能提升的研究都處于起步階段，因此需要以業(yè)界需求為導(dǎo)向，從材料參數(shù)、器件結(jié)構(gòu)設(shè)計(jì)及工作機(jī)理解釋等方面分別對(duì)n型溝道和p型溝道GaN增強(qiáng)型器件開展系統(tǒng)研究，為GaN基互補(bǔ)型邏輯電路性能提升提供理論依據(jù)，為高性能GaN功率集成電路的設(shè)計(jì)及穩(wěn)定性分析提供原理支撐。