尹悅鑫，許馨如，丁穎智，姚夢可，曾國宴，張大明

（吉林大學(xué)電子科學(xué)與工程學(xué)院集成光電子學(xué)國家重點(diǎn)實(shí)驗(yàn)室，長春 130012）

0 引言

以光為媒介的通信系統(tǒng)在光纖器件上得到了廣泛的應(yīng)用，隨著5G 網(wǎng)絡(luò)、物聯(lián)網(wǎng)、數(shù)據(jù)中心的提出，對短距離通信提出了更大的容量與更低的功耗的要求［1-4］。光子集成芯片（Photonic Integrated Circuits，PICs）具有高度集成化的特點(diǎn)，可實(shí)現(xiàn)復(fù)雜片上光網(wǎng)絡(luò)、拓展通信帶寬、降低通信成本［4-6］。不同的材料平臺，如硅光子平臺（Silicon Photonics，SiPh）［7，8］、氮化硅平臺（Silicon Nitride，SiN）［9，10］、Ⅲ-Ⅴ族材料平臺［11，12］、二氧化硅平臺［13，14］和聚合物平臺［15，16］，均已實(shí)現(xiàn)了多種功能的光子集成芯片。例如，硅光子平臺由于其高折射率差、互補(bǔ)金屬氧化物半導(dǎo)體（Complementary Metal Oxide Semiconductor，CMOS）工藝兼容的特點(diǎn)，是實(shí)現(xiàn)緊湊器件和大規(guī)模生產(chǎn)的光子平臺。然而，受限于光刻窗口，目前可以實(shí)現(xiàn)的最大規(guī)模的光交叉僅為64×64［17］，不能滿足日益增長的通信容量與互聯(lián)端口數(shù)目的需求。為了進(jìn)一步提高集成光子集成芯片的集成度，拓展光子集成芯片的功能，人們將目光放在了三維光子集成芯片（Three Dimensional Photonics Integrated Circuits，3D-PICs）上［18-21］。三維光子集成芯片的概念起源于三維電子集成芯片，在集成電路中將電路進(jìn)行多層堆疊，通過硅通孔（Through-Silicon-Vias，TSVs）實(shí)現(xiàn)層間的控制，多層堆疊的集成電路不僅可以實(shí)現(xiàn)高密度的集成電路芯片，TSV 的引入還可以極大降低走線的復(fù)雜度和長度，降低由于連接線所引入的功耗、延時(shí)，進(jìn)而擴(kuò)大通信容量帶寬，降低噪聲［21］。在光子集成芯片領(lǐng)域，通過光通孔（Through-Silicon-Optical-Via，TSOV），即層間轉(zhuǎn)換器，實(shí)現(xiàn)多層光子器件之間的互聯(lián)。層間的波導(dǎo)交叉相比層內(nèi)的波導(dǎo)交叉呈現(xiàn)出更低的損耗和串?dāng)_，為實(shí)現(xiàn)更大規(guī)模光子集成器件提供了可能。除了集成度的提高，通過晶圓鍵合、氣相沉積、旋涂、磁控濺射方式，可以實(shí)現(xiàn)多種材料體系光子器件的單片混合集成，對光子集成芯片功能的拓展也提供了可能，為實(shí)現(xiàn)片上光源、傳輸、路由、探測提供了可選方案。

本文將圍繞近年三維光子器件的發(fā)展與應(yīng)用展開討論，包括三維光子集成芯片的起源與其優(yōu)勢、制備三維光子集成器件的方法、三維光子集成芯片的材料選擇與發(fā)展經(jīng)過，結(jié)合制備的器件與應(yīng)用，闡述了三維光子集成芯片的優(yōu)點(diǎn)以及面臨的挑戰(zhàn)。

1 三維光子集成芯片的制造方法

三維光子集成芯片的制備，要確保引入的工藝與已有的工藝兼容。以硅光子平臺為例，高溫工藝步驟的引入使得原本的摻雜區(qū)形成橫向擴(kuò)散，引起有源器件的失效，因此三維光子集成芯片的材料與工藝需要經(jīng)過嚴(yán)格的選擇與優(yōu)化。到目前為止，已有的三維光子集成芯片的材料選擇主要包括硅光子平臺［19-32］、氮化硅［33-42］、聚合物［43-56］、Al2O3［57-61］、Ⅲ-Ⅴ族化合物［62-64］等，根據(jù)材料不同，制備工藝也有區(qū)別，目前主流的兩種方案是晶圓鍵合方法和氣相沉積方法。

1.1 鍵合方式

晶圓鍵合是指兩塊同質(zhì)或者異質(zhì)的晶圓，通過化學(xué)和物理的作用，緊密結(jié)合在一起的制備方法。在硅光子平臺中，通過晶圓鍵合的方式制備三維光子器件的流程如圖1 所示。在完成如圖1（a）～（c）所示的第一層工藝之后，通過化學(xué)機(jī)械拋光（Chemical Mechanical Polishing，CMP）將二氧化硅層減薄到所需的厚度，再經(jīng)過晶圓鍵合（圖1（e）），將經(jīng)過處理的另一張晶圓與第一張制備好光子器件的晶圓鍵合在一起，經(jīng)過腐蝕方式除去硅襯底和埋氧層（Buried Oxide，BOX），如圖1（f）所示。接下來在第二層硅上制備波導(dǎo)器件，如圖1（f）～（h）。最后，CMP 磨平二氧化硅上包層到指定厚度，制備到達(dá)不同波導(dǎo)層的金屬通孔實(shí)現(xiàn)控制，如圖1（i）。鍵合的方式適用于晶圓級生產(chǎn)，在大規(guī)模生產(chǎn)、降低單元器件成本上，有顯著優(yōu)勢。除此之外，還可以將集成電路芯片和集成光路芯片分別在不同晶圓上制備，再通過鍵合實(shí)現(xiàn)光電混合集成芯片的制備。Ⅲ-Ⅴ化合物［64］也可以通過鍵合的方式與硅光芯片實(shí)現(xiàn)單片集成，為片上光源提供解決方案。

圖1 硅光子平臺晶圓鍵合制備三維器件的流程示意圖Fig.1 Overview of bonding fabrication for 3D PIC on SiPh

1.2 沉積方式

制備三維光子集成器件的氣相沉積方式分為等離子體增強(qiáng)化學(xué)氣相沉積（Plasma Enhanced Chemical Vapor Deposition，PECVD）和低壓化學(xué)氣相沉積（Low Pressure Chemical Vapor Deposition，LPCVD），通常該方法用于氮化硅、非晶硅（Amorphous Silicon，a-Si）和多晶硅（Polycrystalline Silicon，poly-Si）波導(dǎo)的制備，這些材料都可以實(shí)現(xiàn)在低溫下沉積，制備第二層波導(dǎo)的過程中，對第一層器件沒有影響。在硅光子平臺中，通過氣相沉積方式制備三維光子器件的流程如圖2 所示。在完成了如圖2（a）～（c）所示的第一層工藝之后，通過CMP 將二氧化硅層減薄到所需的厚度，如圖2（d）所示。之后沉積用于制備第二層波導(dǎo)器件的薄膜如圖2（e），此處以Si 材料為例，通常沉積的厚度高于設(shè)定的厚度，通過一步CMP 的工藝如圖2（f），將第二層波導(dǎo)層拋光到想要的厚度，并且降低表面粗糙度和波導(dǎo)損耗。在制備第二層波導(dǎo)后，如圖2（g）～（h），在如圖2（i）中平整化上包層并制備到達(dá)不同波導(dǎo)層的金屬通孔實(shí)現(xiàn)控制。

圖2 硅光子平臺氣相沉積制備三維器件的流程示意圖Fig.2 Overview of deposition fabrication for 3D PIC on SiPh

2 三維集成光子芯片的開發(fā)與應(yīng)用

1999 年，CHU S T 等報(bào)道了三維結(jié)構(gòu)二氧化硅非對稱定向耦合器［65］、微環(huán)諧振器［66-68］等。受限于成本和工藝水平，制備的微環(huán)諧振器［67］的Q值（Quality Factor）僅為800。同年，GARNER S M 等在聚合物平臺上，利用灰度光刻和反應(yīng)離子刻蝕的方法，制備了用于三維集成的聚合物斜坡波導(dǎo)［69］，通過垂直互連的斜坡波導(dǎo)制備了空間1×4 的分路器。隨著硅光子學(xué)的迅猛發(fā)展，硅光子的三維集成也提上了日程，2006 年，KOONATH P 等提出了氧注入分裂（Separation by Implantation of Oxygen，SIMOX）制備三維硅光子芯片［70］，然而該方法需要～1 300 ℃的高溫退火，形成二氧化硅包層和治愈硅波導(dǎo)，使得硅中的摻雜完全失效，因此該方法僅可用于多層無源光子芯片的制備。實(shí)際上，光網(wǎng)絡(luò)中必然存在光路由、光調(diào)制等器件，多功能、高靈活度、高度集成化的光子芯片是亟待解決的問題。如表1 所示，目前比較成熟的三維光子集成平臺包括晶圓鍵合平臺、非晶硅平臺、多晶硅平臺、氮化硅平臺、聚合物平臺，由于材料不同，每種平臺有自己的優(yōu)點(diǎn)和缺點(diǎn)。本節(jié)將介紹面向三維光子集成芯片工藝平臺的發(fā)展情況和本身獨(dú)特的優(yōu)勢及缺點(diǎn)。

表1 三維光子集成芯片平臺進(jìn)展Table 1 Progress of 3D photonics integrated circuits

2.1 單晶硅三維集成光子芯片

單晶硅材料具有優(yōu)秀的光學(xué)、電學(xué)特性，是大規(guī)模光子集成的候選者。通過沉積法制備多層單晶硅三維光子集成芯片時(shí)，需要超過1 000 ℃的高溫退火，使得有源器件失效，晶圓鍵合的方法可以在低溫下制備單晶硅的三維集成，晶圓級加工工藝易于實(shí)現(xiàn)大容量生產(chǎn)，對降低單元器件的成本、芯片的產(chǎn)業(yè)化有顯著作用。2014 年，喬治亞理工學(xué)院的ADIBI A 團(tuán)隊(duì)，實(shí)現(xiàn)了基于鍵合工藝的雙層Si 波導(dǎo)器件，基于鍵合工藝開發(fā)了雙層絕緣體上硅（Double-Layer Crystalline Silicon on Insulator，DLSOI）平臺［22］。該工藝首先將SOI 的頂硅層減薄到110 nm，再沉積30 nm 厚的高質(zhì)量二氧化硅層，將兩片經(jīng)過上述工藝的SOI 片鍵合在一起，實(shí)現(xiàn)DLSOI 器件的制備，層間距為60 nm。圖3（a）是通過鍵合方式制備的雙層SOI 器件的截面掃描電子顯微鏡（Scanning Electron Microscope，SEM）圖。圖3（b）是半徑為2 μm 的雙層SOI 微環(huán)諧振器的俯視圖，與直波導(dǎo)是臨界耦合的狀態(tài)。在該實(shí)驗(yàn)中，分別制備了半徑為2 μm 和20 μm 的微環(huán)諧振器，其中2 μm 半徑的微環(huán)諧振器的Q值可達(dá)25 000，20 μm 的微環(huán)諧振器的Q值可達(dá)3.5×105。

圖3 DLSOI 微環(huán)諧振器SEM 照片［22］Fig.3 SEM image of microring resonator on the DLSOI platform［22］

2019 年，加州大學(xué)伯克利分校和麻省理工學(xué)院的合作團(tuán)隊(duì)報(bào)道了通過晶圓鍵合工藝制造三維集成光學(xué)相控陣列（Optical Phase Array，OPA）［23］。分別在不同制造精度的工藝線上制備光學(xué)相控陣列和驅(qū)動，再通過晶圓鍵合的方式，制備了三維光電混合芯片，避免了單片制備光電混合芯片時(shí)，由于器件尺寸、工藝條件不同引入復(fù)雜工藝程序的問題。制備的工藝流程如圖4 所示，光芯片、電芯片分別制備之后再通過晶圓鍵合，實(shí)現(xiàn)三維集成，通過穿孔互聯(lián)的方式，實(shí)現(xiàn)驅(qū)動對OPA 的直接控制，最后進(jìn)行切片、封裝，實(shí)現(xiàn)單片三維光電混合集成OPA 的制備。該OPA 可以實(shí)現(xiàn)18.5°×16°的2D 掃描。陣列規(guī)?？梢酝卣沟?25 個端口，孔徑尺寸達(dá)0.5 mm×0.5 mm，波束寬度達(dá)0.15°×0.25°，平均每個通道實(shí)現(xiàn)π 相位變化的功耗為20 mW。

圖4 單片三維異質(zhì)集成OPA 的工藝流程圖［23］Fig.4 Overview of the 3-D heterogeneous integration platform used to construct the single-chip OPA［23］

晶圓鍵合可用于三維光子集成器件、光電混合集成器件的制備，實(shí)現(xiàn)單晶硅的多層堆疊，除此之外，還可用于Ⅲ-Ⅴ族材料與SOI/SiN 晶圓的鍵合［71，72］，實(shí)現(xiàn)片上光源的加工。晶圓鍵合是CMOS 工藝兼容的晶圓級別加工方式，可以實(shí)現(xiàn)大規(guī)模、高容量的生產(chǎn)制造，很大程度降低單元器件的成本，實(shí)現(xiàn)商用需求。然而晶圓鍵合需要高昂的設(shè)備成本和開發(fā)成本，高精度的晶圓對準(zhǔn)也非常具有挑戰(zhàn)性，這限制了晶圓鍵合的推廣。

2.2 非晶硅、多晶硅

低損耗的氫化非晶硅（Hydrogenated Amorphous Silicon，a-Si：H）可以在低于300 ℃的環(huán)境沉積，通過調(diào)整沉積條件，可以實(shí)現(xiàn)非線性系數(shù)的自由調(diào)節(jié)，a-Si 也用于多層堆疊的芯片互連和三維光子集成芯片的制備［24-26］。

層間距是三維光子集成芯片的重要參數(shù)之一，層間距越大意味著層間波導(dǎo)交叉之間的串?dāng)_越小，但會導(dǎo)致層間轉(zhuǎn)換器尺寸增大。2014 年，東京工業(yè)大學(xué)的KANG J H 等提出了一種雙層光柵型的層間轉(zhuǎn)換器［24］，其結(jié)構(gòu)示意圖如圖5（a）所示，為了在較大層間距的情況下，實(shí)現(xiàn)緊湊的高效層間耦合器，在兩層耦合光柵的上下兩側(cè)引入了兩層金屬反射膜，通過優(yōu)化尺寸，光柵區(qū)寬度為5 μm，每層波導(dǎo)厚度為220 nm，刻蝕為70 nm，光柵占空比為50%，周期為640 nm，耦合區(qū)共20 個周期單元，金屬反射鏡距離最近的波導(dǎo)800 nm，層間距為1 μm。制備的層間耦合截面示意圖如圖5（b）所示，測量結(jié)果如圖5（c）所示，在1 590 nm 處最大的耦合效率達(dá)到了83%。采用金屬反射膜與光柵型的層間耦合器，在較大的層間距實(shí)現(xiàn)了結(jié)構(gòu)緊湊的高效層間轉(zhuǎn)換，該層間轉(zhuǎn)換器的長度僅為～12.8 μm，在層間距為1 μm 時(shí)，定向耦合器型層間轉(zhuǎn)換器很難實(shí)現(xiàn)如此緊湊的尺寸。

圖5 光柵型高效層間耦合器［24］Fig.5 Grating based interlayer transition［24］

雖然a-Si具有低損耗、可調(diào)諧非線性系數(shù)的特點(diǎn)，但是較低的熱光系數(shù)和幾乎沒有的電光效應(yīng)使得有源器件的制備無法實(shí)現(xiàn)。人們將目光轉(zhuǎn)向了多晶硅（Polycrystalline Silicon，poly-Si），poly-Si相比a-Si具有更加優(yōu)良的遷移率特性，低溫沉積的制備工藝使得用poly-Si 制備多層光子器件成為了可能［27-29］。2006 年，LIPSON M 團(tuán)隊(duì)報(bào)道了用于三維集成光網(wǎng)絡(luò)的多晶硅微環(huán)諧振器［27］，該器件的制備過程是首先生長了一層非晶硅薄膜，在N2中，經(jīng)過600 ℃的退火形成多晶硅薄膜，再經(jīng)過1 100 ℃的高溫退火，進(jìn)一步降低了多晶硅的損耗，實(shí)現(xiàn)了Q值為20 000 的微環(huán)諧振器的制備，表明當(dāng)前損耗為18 dB/cm。根據(jù)上述工藝，在已經(jīng)制備好波導(dǎo)的SOI 晶圓上，制備低損耗單晶硅微環(huán)諧振器，結(jié)構(gòu)如圖6所示，最終測得臨界耦合的諧振峰Q達(dá)到了4 000。

圖6 多晶硅跑道型微環(huán)耦合進(jìn)入單晶硅波導(dǎo)的SEM 圖，插圖定義了跑道型微環(huán)半徑r 和耦合區(qū)長度L0［27］Fig.6 Cross section SEM of polysilicon racetrack resonators coupled to crystalline silicon waveguides before oxide cladding. Inset shows the definition of r and coupling length L0［27］

但是1 000 ℃的高溫退火與CMOS 工藝并不兼容，激光退火制備多晶硅是一個更加有效提高遷移率的方法，通過激光退火制備的多晶硅兼具低損耗和高遷移率的特性，并且該工藝后端兼容，在三維光子集成制造領(lǐng)域具有重大前景［30-32］。2019 年，南安普頓大學(xué)的FRANZ Y 等通過激光退火工藝制備了低損耗的多晶硅波導(dǎo)［30］，a-Si 經(jīng)過455 nm 的激光進(jìn)行激光退火處理，原始a-Si 與不同處理?xiàng)l件的a-Si 拉曼光譜圖如圖7（a）所示，經(jīng)過激光退火的a-Si，已經(jīng)形成了明顯的多晶硅的吸收峰，插圖與c-Si 進(jìn)行對比，說明在230 mW 激光功率下，0.1 mm/s 掃描生成的多晶硅其拉曼光譜與單晶硅幾乎一致。在不同激光功率下制備的多晶硅如圖7（b）～（d）所示，通過優(yōu)化激光功率，高質(zhì)量的多晶硅基本看不到晶粒與晶界。通過截?cái)喾y試得到230 mW 激光功率制備的多晶硅損耗僅有5.31 dB/cm。激光退火制備多晶硅波導(dǎo)具有低損耗、高遷移率的特性，非常適合用于三維光子集成芯片的制備，但是激光退火工藝對激光的勻光性有極高的要求，為了實(shí)現(xiàn)晶圓級加工，穩(wěn)定的掃描系統(tǒng)也需要被開發(fā)，這些問題一旦被解決，激光退火的方案將有很大的潛力和應(yīng)用市場。

圖7 激光退火加工波導(dǎo)的拉曼光譜和SEM 圖［30］Fig.7 Raman spectra and SEM micrographs of poly-Si waveguide after laser crystallized［30］

2.3 SiN 三維集成光子芯片

SiN 從400 nm 可見光波段到2 350 nm 中紅外波段都展現(xiàn)出很低的傳輸損耗（0.1 dB/cm）［9，10］。不僅如此，SiN 還展現(xiàn)出良好的非線性效應(yīng)，在通信波段不存在雙光子吸收和自由載流子吸收效應(yīng)，因此被廣泛用于片上非線性研究［73，74］。SiN 材料表現(xiàn)出更高的工藝容差，且可通過PECVD 或LPCVD 制備，與CMOS 工藝兼容。SiN-on-SOI 三維集成工藝兼容了SiN 和Si 平臺兩種材料平臺的優(yōu)勢，是很多科研平臺都在開發(fā)的一種方案。2015 年，YOO S J B 團(tuán)隊(duì)提出了基于SiN 的三維光子集成平臺［36］，通過多次沉積SiN 制備了損耗低、結(jié)構(gòu)緊湊的多層光子器件。該多層光子器件的結(jié)構(gòu)示意圖如圖8 所示，光在底層傳輸?shù)倪^程中，會在空間上遇到第二層波導(dǎo)，此時(shí)會產(chǎn)生反射、散射、透射，進(jìn)入到第二層的光稱為串?dāng)_，當(dāng)光進(jìn)入耦合區(qū)之后，會進(jìn)入第二層傳輸，實(shí)現(xiàn)了層間信號的通信。為了實(shí)現(xiàn)高效、緊湊的層間轉(zhuǎn)換，需要降低層間距，但是隨著層間距的減小，層間交叉也會引入更大損耗和串?dāng)_，為了平衡兩者，層間距選擇為700 nm，層間轉(zhuǎn)換器選擇了絕熱型定向耦合器，耦合區(qū)從2 μm 寬的波導(dǎo)通過線性錐形結(jié)構(gòu)轉(zhuǎn)換為0.25 μm，層間轉(zhuǎn)換器長度為100 μm。對制備的器件進(jìn)行測試，在中心波長1 550 nm 處，層間轉(zhuǎn)換器的損耗為0.01 dB，90°層間交叉的損耗為0.167 dB，層間串?dāng)_低于-52 dB。圖9（a）展示了基于上述SiN 三維光子集成平臺的多層光子集成芯片。在該多層光芯片中，27 個輸入端口耦合進(jìn)入了9 個3×2 耦合器，并分別連接進(jìn)入了分布在兩層的9 ×32 的星型耦合器。通過優(yōu)化多層設(shè)計(jì)，實(shí)現(xiàn)了部分重疊的設(shè)計(jì)，器件尺寸從原來的單層80 mm2縮小到了40 mm2。圖9（b）為層間距為300 nm 時(shí)，輸出傳輸口從#15 到#32，每條路徑上多層交叉的個數(shù)從1 個增加到18 個，使得每個輸出端口功率降低了2 dB，最終導(dǎo)致信道之間的傳輸功率最大大于25 dB。這說明較小的層間距將會引入很大的層間損耗。圖9（c）為層間距為800 nm 的兩層32 個端口的輸出光功率，信道間的功率差別約為5 dB，因?yàn)閷娱g交叉引入的損耗很小，所以認(rèn)為功率差主要來自星形耦合器部分。

圖8 包括絕熱型垂直耦合器和波導(dǎo)交叉的多層光子平臺結(jié)構(gòu)示意圖［36］Fig.8 Schematic of multilayer platform including tapered vertical coupler and waveguides crossing［36］

圖9 制備的多層星型層間耦合器及其測試結(jié)果［36］Fig.9 Fabricated multilayer star-coupler and its test results［36］

盡管SiN 展現(xiàn)出超低損耗的無源特性，但是較低的熱光效應(yīng)和幾乎沒有的電光特性，使得該材料在有源器件的制備領(lǐng)域嚴(yán)重受限，因此人們提出了SiN-on-Si 的三維集成光子芯片方案，在SOI 的基礎(chǔ)上，第二層制備低損耗的SiN 波導(dǎo)，該平臺可以綜合Si 波導(dǎo)的高效電光、熱光的調(diào)制能力，與SiN 波導(dǎo)低損耗的傳輸特性。2017 年，多倫多大學(xué)的SACHER W D 等提出了三層SiN-on-Si 的三維光子平臺［37］。如圖10（a）所示，中間層（SiN1）為最底層（Si），與最頂層（SiN2）提供了一個傳遞層，通過該方法，在250 nm 間距的兩層間實(shí)現(xiàn)高效層間轉(zhuǎn)換，而在850 nm（250+400+200）間距的兩層實(shí)現(xiàn)低損耗的層間交叉，如圖10（b）～（c）所示。圖10（d）～（e）分別是在Si 層波導(dǎo)之上制作SiN1 層波導(dǎo)和在SiN1 層波導(dǎo)上制備SiN2 層波導(dǎo)的截面透射電子顯微鏡照片（Cross-section Transmission Electron Micrographs（XTEMs）。通過顯微鏡照片可以看出Si層、SiN1 層、SiN2 層的波導(dǎo)寬度分別為217 nm、385 nm 和385 nm，Si 層與SiN1 層、SiN1 層與SiN2 層的層間距分別為305 nm 和204 nm。制備器件的尺寸基本與設(shè)計(jì)相符。在TE 偏振下，該平臺在1 480～1 620 nm 波段進(jìn)行測試與表征。通過截?cái)喾ǖ玫絊i 層到SiN1 層的層間轉(zhuǎn)換損耗＜107 mdB，SiN1 層到SiN2 層的層間轉(zhuǎn)換損耗＜69 mdB；層間交叉的最低損耗達(dá)到了0.28 mdB。該平臺的提出對于實(shí)現(xiàn)光子大規(guī)模集成具有指導(dǎo)意義。

圖10 三層SiN-on-Si 平臺結(jié)構(gòu)示意圖及其端面顯微鏡照片［37］Fig.10 Schematic of the proposed three layer SiN-on-Si platform and its X-TEM images［37］

在SiN-on-Si 平臺上，日本國立產(chǎn)業(yè)技術(shù)綜合研究所的研究人員開發(fā)了多種雙層光交叉陣列［38，39］。2017 年，提出并制備了雙層Switch & Select（S&S）光開關(guān)［38］。圖11（a）是基于SiN-on-Si 雙層平臺的S&S 架構(gòu)的顯微鏡照片，光交叉規(guī)模為4×4，該架構(gòu)的特點(diǎn)是每條路徑上的波導(dǎo)交叉?zhèn)€數(shù)會相差很多，在單層SOI 晶圓上制備時(shí)，由于波導(dǎo)交叉損耗較大，每條路徑上的非均勻性變得十分顯著，當(dāng)規(guī)模逐漸擴(kuò)大，非均勻性進(jìn)一步提高，最終導(dǎo)致光交叉無法工作。將該架構(gòu)應(yīng)用在SiN-on-Si 的多層平臺上，以層間交叉取代層內(nèi)交叉，可以極大降低波導(dǎo)交叉引入的損耗和非均勻性，從而制備更多端口、更大規(guī)模的光開關(guān)。圖11（b）（c）是該器件的層間耦合結(jié)構(gòu)器，圖11（d）為層間耦合結(jié)構(gòu)的截面示意圖，層間距達(dá)到了1.5 μm，最終制備的雙層器件，在C 波段，層間耦合結(jié)構(gòu)（Si→SiN→Si）的損耗＜1 dB，層間波導(dǎo)交叉損耗＜0.005 dB，而層內(nèi)的損耗通常在0.023～0.2 dB 范圍內(nèi)。對該4×4 規(guī)模的光交叉進(jìn)行測試，結(jié)果表明光纖到光纖平均損耗約為12 dB，其中包括耦合損耗4.2 dB，片上Si 波導(dǎo)損耗約1 dB，根據(jù)路徑不同，SiN 波導(dǎo)的損耗為0～10 dB，層間耦合結(jié)構(gòu)的損耗為1 dB，層間交叉的損耗可以忽略不計(jì)（最多的路徑9 個層間交叉，小于0.05 dB），開關(guān)的串?dāng)_低于-50 dB。最后該工作進(jìn)一步將規(guī)模拓展至16×16 和32×32，在C波段16×16 的串?dāng)_水平低于-45 dB，如果采用優(yōu)化的門開關(guān)結(jié)構(gòu)，在32×32 的規(guī)模下串?dāng)_低于-50 dB也可以實(shí)現(xiàn)。

圖11 雙層S&S 架構(gòu)4×4 光交叉的顯微鏡照片［38］Fig.11 Optical micrograph of a fabricated S&S 4 × 4 switch［38］

同樣是基于SiN-on-Si 雙層平臺，文獻(xiàn)［39］中提出了路徑無重復(fù)的偏振分離插損路徑無相關(guān)（Pathindependent Insertion-loss，PILOSS）架構(gòu)，架構(gòu)是在單層SOI 晶圓上提出的［75］，為了實(shí)現(xiàn)完全無阻塞，PILOSS 架構(gòu)本身會空余一組端口，造成了大量的開關(guān)冗余。在該架構(gòu)中引入偏振分離的概念，兩組端口分別傳輸TE、TM 兩種偏振，使通信容量擴(kuò)大一倍，而在單層晶圓上，為了避免路徑重復(fù)，需要復(fù)雜的布線與尺寸的擴(kuò)大，將該架構(gòu)移植在SiN-on-Si 雙層平臺上，SiN-on-Si 雙層光子平臺示意圖如圖12（a）所示，通過第二層SiN 波導(dǎo)的引入，大幅降低了芯片的尺寸與布線的復(fù)雜性，層間交叉的損耗遠(yuǎn)低于層內(nèi)交叉的損耗，使得提高該架構(gòu)的規(guī)模成為可能。該4×4 規(guī)模的路徑無重復(fù)的偏振分離PILOSS 架構(gòu)的示意圖如圖12（b）所示，在同樣的波長下，SiN 上層波導(dǎo)和Si 下層波導(dǎo)分別連接偏振分離旋轉(zhuǎn)器（Polarization Splitter-Rotator，PSR）的兩端，其中PSR 對準(zhǔn)TE 模沒有作用，會將經(jīng)過PSR 的TM 模轉(zhuǎn)換成高階TE 模，并通過錐形波導(dǎo)與定向耦合器轉(zhuǎn)換成基模在波導(dǎo)中傳輸。圖12（b）將輸入端口1 到輸出端口4’做了標(biāo)注。光從輸入端口1 輸入，經(jīng)過PSR 轉(zhuǎn)換TE 基模，并分別進(jìn)入X 和Y 路徑。原本TE 模式（X 路徑）的光經(jīng)過PSR，會通過層間轉(zhuǎn)換器進(jìn)入SiN 層傳輸，到達(dá)光交叉右端時(shí)，再次轉(zhuǎn)換進(jìn)入Si 層傳輸。原本TM 模式（Y 路徑）經(jīng)過PSR 轉(zhuǎn)換成TE 基模，進(jìn)入Si 波導(dǎo)層傳輸，到達(dá)右側(cè)的層間轉(zhuǎn)換器之后轉(zhuǎn)移進(jìn)入SiN 層傳輸，最后兩束光再次進(jìn)入輸出端口4’的PSR，將X（Y）路徑的光轉(zhuǎn)換成TM（TE）模進(jìn)行傳輸。該器件在8 寸SOI 晶圓上制備，SiN 層通過PECVD 沉積制備，圖12（c）為制備的32×32 光交叉的顯微鏡照片。對芯片的插損進(jìn)行了表征，如圖12（d）所示，測量了32 條路徑的光纖到光纖損耗，分別是輸入端口1 到輸出端口1’，輸入端口2 到輸出端口2’等32 條光路，平均損耗為35 dB，最低損耗為27 dB，包括雙端光纖耦合損耗共10×2=20 dB，輸入輸出端模板轉(zhuǎn)換器與PSR 連接損耗共0.6×2=1.2 dB，輸入輸出端PSR 損耗共計(jì)3×2=6 dB，Si 光交叉損耗為6.1 dB，層間轉(zhuǎn)換器損耗為1.6 dB，SiN 波導(dǎo)損耗8.5 dB，SiN 波導(dǎo)交叉產(chǎn)生的損耗0.06×64=3.8 dB。平均偏振相關(guān)損耗為3.5 dB，最低偏振相關(guān)損耗為0.32 dB。從輸入端口30 到輸出端口31’共經(jīng)過了29 個馬赫曾德爾（Mach-Zehnder，MZ）光開關(guān)、30 個Si 交叉和64 個SiN 交叉，對該端口最大串?dāng)_為-8.8 dB，最小串?dāng)_為-3.7 dB。在22.5 mm×10 mm 的尺寸上，實(shí)現(xiàn)了32×32 規(guī)模的光交叉，同樣的架構(gòu)，在單層SOI 上，在7 mm×10 mm 的尺寸上僅可以實(shí)現(xiàn)8×8 規(guī)模的光交叉，該芯片纖到纖損耗為50.9 dB±3 dB，每個端口的耦合損耗都是10 dB。其損耗遠(yuǎn)大于多層光交叉，規(guī)模遠(yuǎn)小于多層光交叉，由此可以驗(yàn)證，三維集成在規(guī)模拓展和功能拓展方面具有明顯的優(yōu)勢。

圖12 路徑無重復(fù)的偏振分離PILOSS 架構(gòu)開關(guān)示意圖、實(shí)物圖及其測試結(jié)果［39］Fig.12 Circuit diagram，microscopic image and the measured losses of the proposed polarization-diversity PILOSS switch［39］

2.4 聚合物

聚合物光波導(dǎo)器件成本低、光學(xué)性能良好、制備工藝簡單，僅通過旋涂、光刻、刻蝕即可完成制備，在低于200℃的條件下，可實(shí)現(xiàn)器件的加工，因此使用聚合物材料制備三維光子集成芯片具有明顯的優(yōu)勢，近年有大量的相關(guān)報(bào)道［44-53］。除了傳統(tǒng)的光刻工藝外，聚合物還可以應(yīng)用于激光直寫制備三維光子器件當(dāng)中，對于擴(kuò)展器件的功能和提高制備的靈活性有極大幫助［54-56］。

當(dāng)層間間距進(jìn)一步擴(kuò)大時(shí)，多層器件之間可以完全避免干擾，獨(dú)立傳播。2021 年，西湖大學(xué)ZHANG Ziyang 團(tuán)隊(duì)提出了一種三維集成波導(dǎo)波分復(fù)用器［47］，結(jié)構(gòu)示意圖如圖13（a）所示，單模光纖（Single Mode Fiber，SMF）連接進(jìn)入自制的1 分4 方形光纖（Square-Core Fiber，SCF），層間距達(dá)到了33.3 μm，通過SCF分光，分別進(jìn)入雙層的4 個陣列波導(dǎo)光柵（Array Waveguide Grating，AWG），如圖13（a）左下放大圖所示。每個AWG 可以覆蓋75 個通道，在該設(shè)計(jì)中，引出來40 個通道，最終只有18 個通道會拿來構(gòu)建波分復(fù)用器，通過該方法可以提高通道的均勻性，每個使用的通道的中心波長表示在圖13（a）右下放大圖中。AWG 被設(shè)計(jì)工作在4 個不同的中心波長，器件材料為ZPU 系列的聚合物材料，芯層尺寸為3 μm×3 μm。圖13（b）為制備的不同寬度的雙層波導(dǎo)的顯微鏡圖，圖13（c）為制備的三維集成波導(dǎo)波分復(fù)用器的顯微鏡俯視圖，芯片尺寸僅為1 cm×3 cm。測量得到72 個端口的輸出波長如圖13（d）所示，器件覆蓋了從1 500 nm 到1 612 nm，共112 nm 的波長，器件插損從3.26 dB 變化至4.65 dB，變化量最大為1.4 dB。三維集成的波分復(fù)用器覆蓋波長范圍大，通道數(shù)目多，結(jié)構(gòu)遠(yuǎn)比單個AWG 緊湊。

圖13 三維集成波導(dǎo)波分復(fù)用器［47］Fig.13 3D integrated wavelength demultiplexer［47］

OPA 的二維掃描有兩種方案，一種是采用一維線性排列天線，在一個維度上通過調(diào)節(jié)相鄰天線相位差改變發(fā)射角度，實(shí)現(xiàn)掃描，在另一個維度上，通過改變天線部分的有效折射率（例如輸入不同波長、不同偏振模式、采用多個不同周期的光柵），從而改變發(fā)射角度實(shí)現(xiàn)掃描；另外一種方案是采用二維排布天線，通過改變每個天線之間的相位差實(shí)現(xiàn)掃描。在端耦合系統(tǒng)中，想實(shí)現(xiàn)二維排列的端發(fā)射天線，必然采用三維集成的方案。2021 年，RAPTAKIS A 等首次提出了一種基于三維集成結(jié)構(gòu)的聚合物二維OPA［48］，在理論、實(shí)驗(yàn)上驗(yàn)證了概念的提出。圖14（a）為基于三維集成結(jié)構(gòu)的聚合物二維OPA 結(jié)構(gòu)示意圖，端面發(fā)射端規(guī)模為4×4，規(guī)?？梢赃M(jìn)一步拓展為8×8、16×16、32×32。在該三維集成平臺中，采用了多模干涉器的層間轉(zhuǎn)換器，該結(jié)構(gòu)可以在較大層間距的情況下，實(shí)現(xiàn)高效耦合，缺點(diǎn)是需要重復(fù)的旋涂、刻蝕工藝，比較復(fù)雜。在仿真上，利用場等效原理對于平臺的單模波導(dǎo)進(jìn)行建模發(fā)現(xiàn)，在單波長1 550 nm 下，波導(dǎo)產(chǎn)生的波束寬度預(yù)期為12.7°。對于間距為6 μm、端口數(shù)為4×4 的OPA，最大轉(zhuǎn)向角為14.0°，其中主瓣比任意柵瓣至少高出3 dB、6 dB 和10 dB的角間隙預(yù)期分別為10.8°、7.6°和2.8°。在實(shí)驗(yàn)上，該工作實(shí)現(xiàn)了2×4 OPA 的制作與測試，圖14（b）～（d）展示了2×4 OPA 的版圖、制備器件的俯視圖和截面顯微鏡圖。該器件的輸出端水平距離為10 μm，垂直距離為7.2 μm。當(dāng)輸出端水平距離為10 μm 時(shí)，半波寬（Full Width at Half Maximum，F(xiàn)WHM）為2.1°× 5.8°。實(shí)現(xiàn)π的相位變化上層波導(dǎo)需要16 mA 的電流，下層需要20 mA 的電流。實(shí)驗(yàn)的結(jié)果與仿真結(jié)果一致。

圖14 基于三維集成結(jié)構(gòu)的聚合物二維OPA［48］Fig.14 2D OPAs based on PolyBoard PICs［48］

模分復(fù)用技術(shù)是進(jìn)一步提高通信容量的又一關(guān)鍵技術(shù)，然而在同層的波導(dǎo)器件只能實(shí)現(xiàn)水平方式的模式擴(kuò)展，為了實(shí)現(xiàn)更多模式，以及垂直高階模的拓展，需要水平或者垂直的定向耦合器結(jié)構(gòu)［44，50］，由于波導(dǎo)位置的限制，復(fù)用模式的個數(shù)會受到限制，為了增加模式的復(fù)用/解復(fù)用，2018 年，香港城市大學(xué)CHIANG K S團(tuán)隊(duì)提出了一種只有垂直定向耦合器結(jié)構(gòu)構(gòu)成的三維聚合物模分復(fù)用器［51］，耦合器分布在不同層，在芯層尺寸、位置上可以完全不受約束，其結(jié)構(gòu)示意圖如圖15（a）所示，波導(dǎo)分布在兩層，波導(dǎo)1 是一根由三根錐形波導(dǎo)連接的少模波導(dǎo)，第二層波導(dǎo)包括波導(dǎo)2～6 共5 根單模波導(dǎo)，通過錐形波導(dǎo)調(diào)整少模波導(dǎo)的寬度，滿足定向耦合器之間模式匹配與剝離多余的殘余高階模。該器件可以實(shí)現(xiàn)6 個模式的復(fù)用與解復(fù)用，模式包括E11、E21、E12、E22、E31和E13。該器件還可以拓展實(shí)現(xiàn)更多模式之間的復(fù)用/解復(fù)用。該器件采用EpoCore 和EpoClad 作為波導(dǎo)的芯層和包層，制備的模分復(fù)用器的復(fù)用、解復(fù)用端如圖15（b）所示。將E11模式的光在解復(fù)用端分別耦合進(jìn)入波導(dǎo)1～6，在復(fù)用端觀測波導(dǎo)1 的近場光斑，記錄在圖15（c）中，可以觀測到明顯的模式改變，改變輸入光波長和偏振，依然可以觀測到明顯的模式改變。

圖15 三維六個模式復(fù)用解復(fù)用器［51］Fig.15 3D six-mode（de）multiplexer［51］

3 結(jié)論

三維光子集成芯片通過多層光子器件的堆疊，突破了二維平面集成的限制，提高了光子芯片的集成度，拓展了光子芯片的功能。目前比較成熟的三維光子集成平臺，由于材料不同都有自己的優(yōu)點(diǎn)和缺點(diǎn)。SOI晶圓鍵合可以制備多層有源光子器件、光電混合集成芯片，但是開發(fā)成本、設(shè)備成本、芯片制造成本都相對較高；A-Si-on-SOI 和P-Si-on-SOI 是可以低溫沉積制備的三維硅光子平臺，集成度很高，但是a-Si 的遷移率很低，無法制備有源器件，p-Si 的損耗很大，無法大量采用p-Si 互連，因此兩種平臺都處于無源器件的制備階段；激光退火處理a-Si 制備p-Si 可以有效地降低波導(dǎo)損耗、提高遷移率，但是激光的均勻性和晶圓加工的能力仍需要探索；SiN-on-SOI 是目前比較成熟的三維集成平臺，在多家科研院所均有代工，但是SiN 只能實(shí)現(xiàn)無源器件的替代，并不能實(shí)現(xiàn)有源器件的制備；聚合物平臺制備成本較低，三維集成的工藝簡單，但是受限于芯包折射率差，器件尺寸是在幾個微米級別，集成度遠(yuǎn)低于硅光子平臺。除了幾個普遍的三維集成平臺外，還有基于晶圓鍵合的Ⅲ-Ⅴ族材料、濺射摻鉺離子Al2O3等三維集成器件，其目的或是實(shí)現(xiàn)片上光源，或是實(shí)現(xiàn)片上光放大，在三維集成平臺上，實(shí)現(xiàn)了多種功能的拓展?？偨Y(jié)來說，三維光子集成不僅提供了一種提高集成度的方案，更提供了多種材料單片混合集成的可能，實(shí)現(xiàn)片上功能的拓展。片上光源、高性能調(diào)制器、光交叉、光探測器實(shí)現(xiàn)單片集成是必然的趨勢，三維光子集成芯片的研發(fā)將為實(shí)現(xiàn)多功能、多材料體系、高密度的光子集成芯片提供一種極有可能實(shí)現(xiàn)的平臺。